Problems    183
 
4.5   Design a combinational circuit with three inputs,  x ,  y , and  z , and three outputs,  A, B , and C . 
When the binary input is 0, 1, 2, or 3, the binary output is one greater than the input. When 
the binary input is 4, 5, 6, or 7, the binary output is two less than the input.   
 
4.6   A majority circuit is a combinational circuit whose output is equal to 1 if the input variables 
have more 1’s than 0’s. The output is 0 otherwise. 
(a)*    Design a 3-input majority circuit by finding the circuit’s truth table, Boolean equation, 
and a logic diagram.  
(b)   Write and verify a Verilog gate-level model of the circuit.     
 
4.7   Design a combinational circuit that converts a four-bit Gray code (Table 1.6) to a bit four-
binary number. 
(a)*   Implement the circuit with exclusive-OR gates.  
(b)   Using a case statement, write and verify a Verilog model of the circuit.     
 
4.8   Design a code converter that converts a decimal digit from 
(a)*    The 8, 4, –2, –1 code to BCD (see Table 1.5). (HDL—see Problem 4.50.)  
(b)   The 8, 4, –2, –1 code to Gray code.     
 
4.9   An ABCD-to-seven-segment decoder is a combinational circuit that converts a decimal digit 
in BCD to an appropriate code for the selection of segments in an indicator used to display 
the decimal digit in a familiar form. The seven outputs of the decoder  (a, b, c, d, e, f, g)  select 
the corresponding segments in the display, as shown in  Fig.   P4.9(a)   . The numeric display 
chosen to represent the decimal digit is shown in  Fig.   P4.9(b)   . Using a truth table and 
Karnaugh maps, design the BCD-to-seven-segment decoder using a minimum number of 
gates. The six invalid combinations should result in a blank display. (HDL—see Problem 4.51.) 
(a) Segment designation
(b) Numerical designation for display
b
c
b
a
g
d
c
f
e
FIGURE P4.9          
 
4.10*   Design a four-bit combinational circuit 2’s complementer. (The output generates the 2’s 
complement of the input binary number.) Show that the circuit can be constructed with 
exclusive-OR gates. Can you predict what the output functions are for a five-bit 2’s com-
plementer?   
 
4.11   Using four half-adders (HDL—see Problem 4.52), 
(a)   Design a full-subtractor circuit incrementer. (A circuit that adds one to a four-bit 
binary number.)  
(b)*    Design a four-bit combinational decrementer (a circuit that subtracts 1 from a four-
bit binary number).     
 
4.12   Design a half-subtractor circuit with inputs  x  and  y  and outputs  Diff  and B 
out
. The circuit 
subtracts the bits  x – y  and places the difference in  D  and the borrow in  
out
 . 
(a)   Design a full-subtractor circuit with three inputs  x ,  y ,  
in
  and two outputs  Diff  and 
out
 . The circuit subtracts  x  –  y  –  
in
 , where  B
in
  is the input borrow,  
out
  is the output 
borrow, and  Diff  is the difference.     
Change pdf to powerpoint on - C# Create PDF from PowerPoint Library to convert pptx, ppt to PDF in C#.net, ASP.NET MVC, WinForms, WPF
Online C# Tutorial for Creating PDF from Microsoft PowerPoint Presentation
convert pdf to powerpoint online for; change pdf to ppt
Change pdf to powerpoint on - VB.NET Create PDF from PowerPoint Library to convert pptx, ppt to PDF in vb.net, ASP.NET MVC, WinForms, WPF
VB.NET Tutorial for Export PDF file from Microsoft Office PowerPoint
convert pdf to ppt online; online pdf converter to powerpoint
184    Chapter 4  Combinational Logic
 
4.13*   The adder–subtractor circuit of  Fig.   4.13    has the following values for mode input  M  and 
data inputs  A  and  B .   
 
 
 
(a) 
0111 
0110 
(b) 
1000 
1001 
(c) 
1100 
1000 
(d) 
0101 
1010 
(e) 
0000 
0001 
In each case, determine the values of the four  SUM  outputs, the carry  C , and overflow  V . 
(HDL—see Problems 4.37 and 4.40.)   
4.14*   Assume that the exclusive-OR gate has a propagation delay of 10 ns and that the AND or 
OR gates have a propagation delay of 5 ns. What is the total propagation delay time in the 
four-bit adder of  Fig.   4.12   ?   
 
4.15   Derive the two-level Boolean expression for the output carry  C  
4
shown in the lookahead 
carry generator of  Fig.   4.12   .   
 
4.16   Define the carry propagate and carry generate as 
P
i 
A
i 
B
i
G
i 
A
i
B
i
respectively. Show that the output carry and output sum of a full adder becomes 
C
i+1
= (C
i
G
i 
+P
i
)′
S
i
=(P
i
G
i
){C
i
The logic diagram of the first stage of a four-bit parallel adder as implemented in IC type 
74283 is shown in  Fig.  P4.16   . Identify the    P
i
and    G
i
terminals and show that the circuit 
implements a full-adder circuit. 
B
0
A
0
C
0
C
1
S
0
FIGURE P4.16 
First stage of a parallel adder          
Online Convert PowerPoint to PDF file. Best free online export
Online Powerpoint to PDF Converter. Download Free Trial. Then just wait until the conversion from Powerpoint to PDF is complete and download the file.
how to convert pdf to ppt; export pdf into powerpoint
RasterEdge XDoc.PowerPoint for .NET - SDK for PowerPoint Document
Able to view and edit PowerPoint rapidly. Convert. Convert PowerPoint to PDF. Convert PowerPoint to HTML5. Convert PowerPoint to Tiff. Convert PowerPoint to Jpeg
convert pdf document to powerpoint; convert pdf to editable ppt
Problems    185
 
4.17   Show that the output carry in a full adder circuit can be expressed in the AND-OR- 
INVERT form 
C
i+1
=G
i
+P
i
C
i
=(G
i
P
i
′ G
i
C
i
)′   
IC type 74182 is a lookahead carry generator circuit that generates the carries with AND-
OR-INVERT gates (see Section 3.8). The circuit assumes that the input terminals have 
the complements of the  G ’s, the  P ’s, and of  C  
1
. Derive the Boolean functions for the 
lookahead carries  C  
2
,  C  
3
, and  C  
4
in this IC. ( Hint:  Use the equation-substitution method 
to derive the carries in terms of C 
i
′)   
 
4.18   Design a combinational circuit that generates the 9’s complement of a 
(a)*   BCD digit. (HDL—see Problem 4.54(a).)  
(b)   Gray-code digit. (HDL—see Problem 4.54(b).)     
 
4.19   Construct a BCD adder–subtractor circuit. Use the BCD adder of  Fig.   4.14    and the 9’s 
complementer of problem 4.18. Use block diagrams for the components. (HDL—see Prob-
lem 4.55.)   
 
4.20   For a binary multiplier that multiplies two unsigned four-bit numbers, 
(a)   Using AND gates and binary adders (see  Fig.   4.16   ), design the circuit.  
(b)   Write and verify a Verilog dataflow model of the circuit.     
 
4.21   Design a combinational circuit that compares two 4-bit numbers to check if they are equal. 
The circuit output is equal to 1 if the two numbers are equal and 0 otherwise.   
 
4.22*   Design an excess-3-to-binary decoder using the unused combinations of the code as 
don’t-care conditions. (HDL—see Problem 4.42.)   
 
4.23   Draw the logic diagram of a 2-to-4-line decoder using (a) NOR gates only and (b) NAND 
gates only. Include an enable input. (HDL—see Problems 4.36, 4.45.)   
 
4.24   Design a BCD-to-decimal decoder using the unused combinations of the BCD code as 
don’t-care conditions.   
 
4.25   Construct a 5-to-32-line decoder with four 3-to-8-line decoders with enable and a 2-to-
4-line decoder. Use block diagrams for the components. (HDL—see Problem 4.63.)   
 
4.26   Construct a 4-to-16-line decoder with five 2-to-4-line decoders with enable. (HDL—see 
Problem 4.64.)   
 
4.27   A combinational circuit is specified by the following three Boolean functions: 
F
1
1ABC2 =∑11, 4, 62
F
2
1ABC2 =∑13, 52
F
3
1ABC2 =∑12, 4, 6, 72   
Implement the circuit with a decoder constructed with NAND gates (similar to  Fig.   4.19   ) 
and NAND or AND gates connected to the decoder outputs. Use a block diagram for the 
decoder. Minimize the number of inputs in the external gates.   
 
4.28   Using a decoder and external gates, design the combinational circui defined by the 
following  three Boolean functions: 
(a)     F
1
=xyz′ +xz 
(b)  F
1
= 1y′ ′ +x2z
F
2
=xyz′ +xy 
F
2
yz′+ xyyz
F
3
=xyz′+ xy         
F
3
= 1xy2z       
C# WinForms Viewer: Load, View, Convert, Annotate and Edit
to PDF; Convert PowerPoint to PDF; Convert Image to PDF; Convert Jpeg to PDF; Merge PDF Files; Split PDF Document; Remove Password from PDF; Change PDF Permission
convert pdf to editable powerpoint online; convert pdf to powerpoint online no email
How to C#: Overview of Using XDoc.PowerPoint
How to C#: Overview of Using XDoc.PowerPoint. Overview for How to Use XDoc.PowerPoint in C# .NET Programming Project. PowerPoint Conversion.
pdf picture to powerpoint; how to convert pdf into powerpoint on
186    Chapter 4  Combinational Logic
 
4.29*   Design a four-input priority encoder with inputs as in  Table   4.8   , but with input  D  
0
having 
the highest priority and input  D  
3
the lowest priority.   
 
4.30   Specify the truth table of an octal-to-binary priority encoder. Provide an output  V  to in-
dicate that at least one of the inputs is present. The input with the highest subscript num-
ber has the highest priority. What will be the value of the four outputs if inputs  D  
2
and  D  
6
are 1 at the same time? (HDL—see Problem 4.65.)   
 
4.31   Construct a 16 × 1 multiplexer with two 8 × 1 and one 2 × 1 multiplexers. Use block dia-
grams. (HDL—see Problem 4.67.)   
 
4.32   Implement the following Boolean function with a multiplexer (HDL—see Problem 4.46): 
(a)     F1A, BCD2 = ∑10, 2, 5, 8, 10, 142    
(b)     F1A, BCD2 =12, 6, 112       
 
4.33   Implement a full adder with two 4 × 1 multiplexers.   
 
4.34   An 8 × 1 multiplexer has inputs  A ,  B , and  C  connected to the selection inputs  S  
2
,  S  
1
, and 
S  
0
, respectively. The data inputs  I  
0
through  I
7
are as follows: 
(a)*    I  
1
=  I  
2
=  I  
7
= 0;  I  
3
=  I  
5
= 1;  I  
0
=  I  
4
=  D ; and  I  
6
=  D ’.  
(b)    I  
1
=  I  
2
= 0;  I  
3
 I  
7
= 1;  I  
4
=  I  
5
=  D ; and  I  
0
=  I  
6
=  D ’. 
Determine the Boolean function that the multiplexer implements.     
 
4.35   Implement the following Boolean function with a 4 × 1 multiplexer and external gates. 
(a)*       F
1
1ABCD2 = ∑11, 3, 4, 11, 12, 13, 14, 152    
(b)     F
2
1ABCD2 = ∑11, 2, 5, 7, 8, 10, 11, 13, 152     
Connect inputs  A  and  B  to the selection lines. The input requirements for the four data 
lines will be a function of variables  C  and  D . These values are obtained by expressing  F  as 
a function of  C  and  D  for each of the four cases when  AB  = 00, 01, 10, and 11. These func-
tions may have to be implemented with external gates. (HDL—see Problem 4.47.)   
 
4.36   Write the HDL gate-level description of the priority encoder circuit shown in  Fig.   4.23   . 
(HDL—see Problem 4.45.)   
 
4.37   Write the HDL gate-level hierarchical description of a four-bit adder–subtractor for un-
signed binary numbers. The circuit is similar to  Fig.   4.13    but without output  V . You can 
instantiate the four-bit full adder described in HDL Example 4.2. (HDL—see Problems 
4.13 and 4.40.)   
 
4.38   Write the HDL dataflow description of a quadruple 2-to-1-line multiplexer with enable 
(see  Fig.   4.26   ).   
 
4.39*   Write an HDL behavioral description of a four-bit comparator with a six-bit output    Y
3
5:0
4
Bit 5 of  Y  is for “equals,” bit 4 for “not equal to,” bit 3 for “greater than,” bit 2 for “less 
than,” bit 1 for “greater than or equal,” and bit 0 for “less than or equal to.”   
 
4.40   Using the conditional operator (?:), write an HDL dataflow description of a four-bit adder–
subtractor of unsigned numbers. (See Problems 4.13 and 4.37.)   
 
4.41   Repeat problem 4.40 using an always statement.   
C# HTML5 Viewer: Load, View, Convert, Annotate and Edit PowerPoint
Such as load and view PowerPoint without Microsoft Office software installed, convert PowerPoint to PDF file, Tiff image and HTML file, as well as add
convert pdf file to powerpoint online; pdf page to powerpoint
VB.NET PowerPoint: Read, Edit and Process PPTX File
create image on desired PowerPoint slide, merge/split PowerPoint file, change the order of How to convert PowerPoint to PDF, render PowerPoint to SVG
how to convert pdf to ppt online; convert pdf to powerpoint
Problems    187
 
4.42     (a)    Write an HDL gate-level description of the BCD-to-excess-3 converter circuit shown 
in  Fig.   4.4    (see Problem 4.22).  
(b)   Write a dataflow description of the BCD-to-excess-3 converter using the Boolean 
expressions listed in  Fig.   4.3   .  
(c)*   Write an HDL behavioral description of a BCD-to-excess-3 converter.  
(d)   Write a test bench to simulate and test the BCD-to-excess-3 converter circuit in order 
to verify the truth table. Check all three circuits.     
 
4.43   Explain the function of the circuit specified by the following HDL description: 
module  Prob4_43 (A, B, S, E, Q);
input  [1:0] A, B;
input    S, E;
output  [1:0] Q;
assign  Q = E ? (S ? A : B) : 'bz;
endmodule      
 
4.44   Using a case statement, write an HDL behavioral description of a eight-bit arithmetic-
logic unit (ALU). The circuit has a three-bit select bus (Sel), sixteen-bit input datapaths 
(A[15:0] and B[15:0]), an eight-bit output datapath (y[15:0]), and performs the arithmetic 
and logic operations listed below. 
Sel 
Operation 
Description
000 
y = 8′b0
001 
y = A & B 
Bitwise AND
010 
y = A | B 
Bitwise OR
011 
y = A ^ B 
Bitwise exclusive OR
100 
y = ~ A 
Bitwise complement
101 
y = A - B 
Subtract
110 
y = A + B 
Add (Assume A and B are unsigned)
111 
y = 8′hFF     
 
4.45   Write an HDL behavioral description of a four-input priority encoder. Use a four-bit  vector 
for the  D  inputs and an  always  block with if–else statements. Assume that input  D [3] has 
the highest priority (see Problem 4.36).   
 
4.46   Write a Verilog dataflow description of the logic circuit described by the Boolean function 
in Problem 4.32.   
 
4.47   Write a Verilog dataflow description of the logic circuit described by the Boolean function 
in Problem 4.35.   
 
4.48   Develop and modify the eight-bit ALU specified in Problem 4.44 so that it has three-state 
output controlled by an enable input,  En . Write a test bench and simulate the circuit.   
 
4.49   For the circuit shown in Fig. P4.1, 
(a)   Write and verify a gate-level HDL model of the circuit.  
(b)   Compare your results with those obtained for Problem 4.1.     
 
4.50   Using a case statement, develop and simulate a behavioral model of 
(a)*   The 8, 4, –2, –1 to BCD code converter described in Problem 4.8(a).  
(b)   The 8, 4, –2, –1 to Gray code converter described in Problem 4.8(b).     
VB.NET PDF Password Library: add, remove, edit PDF file password
Add password to PDF. Change PDF original password. Remove password from PDF. Set PDF security level. VB: Change and Update PDF Document Password.
convert pdf to powerpoint using; how to change pdf to powerpoint
C# powerpoint - Convert PowerPoint to PDF in C#.NET
C# PowerPoint - Convert PowerPoint to PDF in C#.NET. Online C# Tutorial for Converting PowerPoint to PDF (.pdf) Document. PowerPoint to PDF Conversion Overview.
changing pdf to powerpoint; embed pdf into powerpoint
188    Chapter 4  Combinational Logic
4.51   Develop and simulate a behavioral model of the ABCD-to-seven-segment decoder 
described in Problem 4.9.   
 
4.52   Using a continuous assignment, develop and simulate a dataflow model of 
(a)   The four-bit incrementer described in Problem 4.11(a).  
(b)   The four-bit decrementer described in Problem 4.11(b).     
 
4.53   Develop and simulate a structural model of the decimal adder shown in  Fig.   4.14   .   
 
4.54   Develop and simulate a behavioral model of a circuit that generates the 9’s complement of 
(a)   a BCD digit (see Problem 4.18(a)).  
(b)   a Gray-code digit (see Problem 4.18(b).)     
 
4.55   Construct a hierarchical model of the BCD adder–subtractor described in Problem 4.19. 
The BCD adder and the 9’s complementer are to be described as behavioral models in 
separate modules, and they are to be instantiated in a top-level module.   
 
4.56*   Write a continuous assignment statement that compares two 4-bit numbers to check if 
their bit patterns match. The variable to which the assignment is made is to equal 1 if the 
numbers match and 0 otherwise.   
 
4.57*   Develop and verify a behavioral model of the four-bit priority encoder described in 
Problem 4.29.   
 
4.58   Write a Verilog model of a circuit whose 32-bit output is formed by shifting its 32-bit input 
three positions to the right and filling the vacant positions with the bit that was in the MSN 
before the shift occurred (shift arithmetic right).Write a Verilog model of a circuit whose 
32-bit output is formed by shifting its 32-bit input three positions to the left and filling the 
vacant positions with 0 (shift logical left).   
 
4.59   Write a Verilog model of a BCD-to-decimal decoder using the unused combinations of 
the BCD code as don’t-care conditions (see Problem 4.24).   
 
4.60   Using the port syntax of the IEEE 1364-2001 standard, write and verify a gate-level model 
of the four-bit even parity checker shown in  Fig.   3.34   .   
 
4.61   Using continuous assignment statements and the port syntax of the IEEE 1364-2001 standard, 
write and verify a gate-level model of the four-bit even parity checker shown in  Fig.   3.34   .   
 
4.62   Write and verify a gate-level hierarchical model of the circuit described in Problem 4.25.   
 
4.63   Write and verify a gate-level hierarchical model of the circuit described in Problem 4.26.   
 
4.64   Write and verify a Verilog model of the octal-to-binary circuit described in Problem 4.30.   
 
4.65   Write a hierarchical gate-level model of the multiplexer described in Problem 4.31.    
REFERENCES 
1.  
B hasker , J. 1997. A Verilog HDL Primer. Allentown, PA: Star Galaxy Press. 
2.  
B hasker , J. 1998. Verilog HDL Synthesis. Allentown, PA: Star Galaxy Press. 
3.  
C iletti , M. D. 1999. Modeling, Synthesis, and Rapid Prototyping with Verilog HDL. Upper 
Saddle River, NJ: Prentice Hall. 
4.  
D ietmeyer , D. L. 1988. Logic Design of Digital Systems, 3rd ed. Boston: Allyn Bacon. 
Web Search Topics    189
5.  
G ajski , D. D. 1997. Principles of Digital Design. Upper Saddle River, NJ: Prentice Hall. 
6.  
H ayes , J. P. 1993. Introduction to Digital Logic Design. Reading, MA: Addison-Wesley. 
7 
K atz , R. H. 2005. Contemporary Logic Design. Upper Saddle River, NJ: Pearson Prentice Hall. 
8.  
M ano , M. M. and C. R. K ime . 2007. Logic and Computer Design Fundamentals, 4th ed. 
Upper Saddle River, NJ: Prentice Hall. 
9.  
N elson,  V. P., H. T. N agle , J. D. I rwin , and B. D. C arroll . 1995. Digital Logic Circuit 
Analysis and Design. Englewood Cliffs, NJ: Prentice Hall. 
10.  
P alnitkar , S. 1996. Verilog HDL: A Guide to Digital Design and Synthesis. Mountain View, 
CA: SunSoft Press (a Prentice Hall title). 
11.  
R oth , C. H. 2009. Fundamentals of Logic Design, 6th ed. St. Paul, MN: West. 
12.  
T homas , D. E. and P. R. M oorby . 2002. The Verilog Hardware Description Language, 
5thed. Boston: Kluwer Academic Publishers. 
13.  
W akerly , J. F. 2005. Digital Design: Principles and Practices, 4th ed. Upper Saddle River, 
NJ: Prentice Hall.  
WEB SEARCH TOPICS 
Boolean equation  
Combinational logic  
Truth table  
Exclusive–OR  
Comparator  
Multiplexer  
Decoder  
Priority encoder  
Three-state inverter  
Three-state buffer      
190
Chapter 5 
Synchronous Sequential Logic 
5.1    INTRODUCTION 
Hand-held devices, cell phones, navigation receivers, personal computers, digital cameras, 
personal media players, and virtually all electronic consumer products have the ability to 
send, receive, store, retrieve, and process information represented in a binary format. The 
technology enabling and supporting these devices is critically dependent on electronic 
components that can store information, i.e., have memory. This chapter examines the 
operation and control of these devices and their use in circuits and enables you to better 
understand what is happening in these devices when you interact with them. The digital 
circuits considered thus far have been combinational—their output depends only and 
immediately on their inputs—they have no memory, i.e., dependence on past values of 
their inputs. Sequential circuits, however, act as storage elements and have memory. They 
can store, retain, and then retrieve information when needed at a later time. Our treatment 
will distinguish sequential logic from combinational logic.  
5.2    SEQUENTIAL CIRCUITS 
A block diagram of a sequential circuit is shown in  Fig.   5.1   . It consists of a combinational 
circuit to which storage elements are connected to form a feedback path. The storage 
elements are devices capable of storing binary information. The binary information 
stored in these elements at any given time defines the  state  of the sequential circuit at 
that time. The sequential circuit receives binary information from external inputs that, 
together with the present state of the storage elements, determine the binary value of 
the outputs. These external inputs also determine the condition for changing the state 
Section 5.2  Sequential Circuits    191
in the storage elements. The block diagram demonstrates that the outputs in a sequen-
tial circuit are a function not only of the inputs, but also of the present state of the stor-
age elements. The next state of the storage elements is also a function of external inputs 
and the present state. Thus,  a sequential circuit is specified by a time sequence of inputs, 
outputs, and internal states . In contrast, the outputs of combinational logic depend only 
on the present values of the inputs.  
There are two main types of sequential circuits, and their classification is a function of 
the timing of their signals. A  synchronous  sequential circuit is a system whose behavior 
canbe defined from the knowledge of its signals at discrete instants of time. The behavior 
of an  asynchronous  sequential circuit depends upon the input signals at any instant of time 
and  the order in which the inputs change. The storage elements commonly used in asyn-
chronous sequential circuits are time-delay devices. The storage capability of a time-delay 
device varies with the time it takes for the signal to propagate through the device. In prac-
tice, the internal propagation delay of logic gates is of sufficient duration to produce the 
needed delay, so that actual delay units may not be necessary. In gate-type asynchronous 
systems, the storage elements consist of logic gates whose propagation delay provides the 
required storage. Thus, an asynchronous sequential circuit may be regarded as a combina-
tional circuit with feedback. Because of the feedback among logic gates, an asynchronous 
sequential circuit may become unstable at times. The instability problem imposes many 
difficulties on the designer. These circuits will not be covered in this text. 
A synchronous sequential circuit employs signals that affect the storage elements at 
only discrete instants of time. Synchronization is achieved by a timing device called a 
clock generator which provides a clock signal having the form of a periodic train of  clock 
pulses . The clock signal is commonly denoted by the identifiers  clock  and  clk . The clock 
pulses are distributed throughout the system in such a way that storage elements are 
affected only with the arrival of each pulse. In practice, the clock pulses determine  when  
computational activity will occur within the circuit, and other signals (external inputs 
and otherwise) determine  what  changes will take place affecting the storage elements 
and the outputs. For example, a circuit that is to add and store two binary numbers would 
compute their sum from the values of the numbers and store the sum at the occurrence 
of a clock pulse. Synchronous sequential circuits that use clock pulses to control storage 
elements are called  clocked sequential circuits  and are the type most frequently encoun-
tered in practice. They are called  synchronous circuits  because the activity within the 
circuit and the resulting updating of stored values is synchronized to the occurrence of 
FIGURE 5.1 
Block diagram of sequential circuit       
Combinational
circuit
Memory
elements
Inputs
Outputs
192    Chapter 5  Synchronous Sequential Logic
clock pulses. The design of synchronous circuits is feasible because they seldom manifest 
instability problems and their timing is easily broken down into independent discrete 
steps, each of which can be considered separately. 
The storage elements (memory) used in clocked sequential circuits are called  flip-
flops.  A flip-flop is a binary storage device capable of storing one bit of information. In 
a stable state, the output of a flip-flop is either 0 or 1. A sequential circuit may use many 
flip-flops to store as many bits as necessary. The block diagram of a synchronous clocked 
sequential circuit is shown in  Fig.   5.2   . The  outputs  are formed by a combinational logic 
function of the inputs to the circuit or the values stored in the flip-flops (or both). The 
value that is stored in a flip-flop when the clock pulse occurs is also determined by the 
inputs to the circuit or the values presently stored in the flip-flop (or both). The new 
value is stored (i.e., the flip-flop is updated) when a pulse of the clock signal occurs. 
Prior to the occurrence of the clock pulse, the combinational logic forming the next 
value of the flip-flop must have reached a stable value. Consequently, the speed at 
which the combinational logic circuits operate is critical. If the clock (synchronizing) 
pulses arrive at a regular interval, as shown in the timing diagram in  Fig.   5.2   , the com-
binational logic must respond to a change in the state of the flip-flop in time to be 
updated before the next pulse arrives. Propagation delays play an important role in 
determining the minimum interval between clock pulses that will allow the circuit to 
operate correctly. Achange in state of the flip-flops is initiated only by a clock pulse 
transition—for example, when the value of the clock signals changes from 0 to 1. When 
a clock pulse is not active, the feedback loop between the value stored in the flip-flop 
and the value formed at the input to the flip-flop is effectively broken because the flip-
flop outputs cannot change even if the outputs of the combinational circuit driving their 
inputs change in value. Thus, the transition from one state to the next occurs only at 
predetermined intervals dictated by the clock pulses.   
FIGURE 5.2 
Synchronous clocked sequential circuit       
Combinational
circuit
Flip-flops
Inputs
Outputs
Clock pulses
(a) Block diagram
(b) Timing diagram of clock pulses
Documents you may be interested
Documents you may be interested