Section 5.8  Design Procedure    243
J
K
Clk
Clk
J
K
Clock
x
A
A
B
B
FIGURE 5.31 
Logic diagram for sequential circuit with  JK  flip-flops       
since the input equations are a function of the present state and the input only. Note the 
advantage of using  JK -type flip-flops when sequential circuits are designed  manually . 
The fact that there are so many don’t-care entries indicates that the combinational cir-
cuit for the input equations is likely to be simpler, because don’t-care minterms usually 
help in obtaining simpler expressions. If there are unused states in the state table, there 
will be additional don’t-care conditions in the map. Nonetheless, D-type flip-flops are 
more amenable to an automated design flow. 
The four input equations for the pair of  JK  flip-flops are listed under the maps of 
Fig.   5.30   . The logic diagram (schematic) of the sequential circuit is drawn in  Fig.   5.31   .  
Synthesis Using  T  Flip-Flops 
The procedure for synthesizing circuits using  T  flip-flops will be demonstrated by design-
ing a binary counter. An  n -bit binary counter consists of  n  flip-flops that can count in 
binary from 0 to    2
n
- 1.    The state diagram of a three-bit counter is shown in  Fig.   5.32   . As 
001
010
111
110
101
011
000
100
FIGURE 5.32 
State diagram of three-bit binary counter       
How to change pdf to powerpoint on - C# Create PDF from PowerPoint Library to convert pptx, ppt to PDF in C#.net, ASP.NET MVC, WinForms, WPF
Online C# Tutorial for Creating PDF from Microsoft PowerPoint Presentation
how to change pdf file to powerpoint; convert pdf to powerpoint online no email
How to change pdf to powerpoint on - VB.NET Create PDF from PowerPoint Library to convert pptx, ppt to PDF in vb.net, ASP.NET MVC, WinForms, WPF
VB.NET Tutorial for Export PDF file from Microsoft Office PowerPoint
adding pdf to powerpoint; and paste pdf into powerpoint
244    Chapter 5  Synchronous Sequential Logic
seen from the binary states indicated inside the circles, the flip-flop outputs repeat the 
binary count sequence with a return to 000 after 111. The directed lines between circles 
are not marked with input and output values as in other state diagrams. Remember that 
state transitions in clocked sequential circuits are initiated by a clock edge; the flip-flops 
remain in their present states if no clock is  applied. For that reason, the clock does not 
appear explicitly as an input variable in a state  diagram or state table. From this point of 
view, the state diagram of a counter does not have to show input and output values along 
the directed lines. The only input to the circuit is the clock, and the outputs are specified 
by the present state of the flip-flops. The next state of a counter depends entirely on its 
present state, and the state transition occurs every time the clock goes through a transition.    
Table   5.14    is the state table for the three-bit binary counter. The three flip-flops are 
symbolized by    A
2
A
1
,    and    A
0
.    Binary counters are constructed most efficiently with  T  
flip-flops because of their complement property. The flip-flop excitation for the  T  inputs 
is derived from the excitation table of the  T  flip-flop and by inspection of the state 
transition of the present state to the next state. As an illustration, consider the flip-flop 
input entries for row 001. The present state here is 001 and the next state is 010, which 
is the next count in the sequence. Comparing these two counts, we note that    A
2
goes 
from 0 to 0, so    T
A2
is marked with 0 because flip-flop    A
2
must not change when a clock 
occurs. Also,    A
1
goes from 0 to 1, so    T
A1
is marked with a 1 because this flip-flop must 
be complemented in the next clock edge. Similarly,    A
0
goes from 1 to 0, indicating that 
it must be complemented, so    T
A0
is marked with a 1. The last row, with present state 111, 
is compared with the first count 000, which is its next state. Going from all 1’s to all 0’s 
requires that all three flip-flops be complemented.        
The flip-flop input equations are simplified in the maps of  Fig.   5.33   . Note that    T
A0
has 1’s in all eight minterms because the least significant bit of the counter is comple-
mented with each count. A Boolean function that includes all minterms defines a 
constant value of 1. The input equations listed under each map specify the combina-
tional part of the counter. Including these functions with the three flip-flops, we obtain 
Table 5.14 
State Table for Three-Bit Counter 
Present State 
Next State 
Flip-Flop Inputs 
2
  
1
  
0
  
2
    
1
  
0
  
A2
    
A1
    
A0
  
Online Convert PowerPoint to PDF file. Best free online export
Online Powerpoint to PDF Converter. Download Free Trial. Then just wait until the conversion from Powerpoint to PDF is complete and download the file.
image from pdf to ppt; convert pdf slides to powerpoint online
RasterEdge XDoc.PowerPoint for .NET - SDK for PowerPoint Document
Able to view and edit PowerPoint rapidly. Convert. Convert PowerPoint to PDF. Convert PowerPoint to HTML5. Convert PowerPoint to Tiff. Convert PowerPoint to Jpeg
convert pdf to ppt online; convert pdf file to powerpoint presentation
Problems    245
the logic diagram of the counter, as shown in  Fig.   5.34   . For simplicity, the reset signal 
is not shown, but be aware that every design should include a reset signal.    
PROBLEMS       
(Answers to problems marked with * appear at the end of the book. Where appropriate, a logic 
design and its related HDL modeling problem are cross-referenced.) 
Note: For each problem that requires writing and verifying an HDL model, a test plan should be 
written to identify which functional features are to be tested during the simulation and how they 
will be tested. For example, a reset on the fly could be tested by asserting the reset signal while 
the simulated machine is in a state other than the reset state. The test plan is to guide development 
of a test bench that will implement the plan. Simulate the model, using the test bench, and verify 
that the behavior is correct. If synthesis tools and an ASIC cell library are available, the Verilog 
descriptions developed for Problems 5.34–5.42 can be assigned as synthesis exercises. The gate-
level circuit produced by the synthesis tools should be simulated and compared to the simulation 
results for the pre-synthesis model. The same exercises can be assigned if an FPGA tool suite is 
available.   
Clk
T
A
2
Clk
T
A
1
Clk
T
A
0
Clock
1
FIGURE 5.34 
Logic diagram of three-bit binary counter       
0
1
00
01
11
10
A
0
A
1
A
2
A
1
A
0
A
2
1
1
m
0
m
1
m
3
m
2
m
4
m
5
m
7
m
6
0
1
00
01
11
10
x
1
1
1
1
1
1
1
1
A
1
A
0
A
2
A
2
A
1
m
0
m
1
m
3
m
2
m
4
m
5
m
7
m
6
0
1
00
01
11
10
1
1
1
1
A
1
A
0
A
2
A
0
A
1
A
2
m
0
m
1
m
3
m
2
m
4
m
5
m
7
m
6
T
A2
=A
1
A
0
T
A1
=A
0
T
A0
= 1
FIGURE 5.33 
Maps for three-bit binary counter       
C# WinForms Viewer: Load, View, Convert, Annotate and Edit
to PDF; Convert PowerPoint to PDF; Convert Image to PDF; Convert Jpeg to PDF; Merge PDF Files; Split PDF Document; Remove Password from PDF; Change PDF Permission
copying image from pdf to powerpoint; pdf to powerpoint conversion
How to C#: Overview of Using XDoc.PowerPoint
How to C#: Overview of Using XDoc.PowerPoint. Overview for How to Use XDoc.PowerPoint in C# .NET Programming Project. PowerPoint Conversion.
convert pdf to powerpoint using; how to convert pdf file to powerpoint presentation
246    Chapter 5  Synchronous Sequential Logic
 
5.1   The  D  latch of  Fig.   5.6    is constructed with four NAND gates and an inverter. Consider the 
following three other ways for obtaining a  D  latch. In each case, draw the logic diagram 
and verify the circuit operation. 
(a)   Use NOR gates for the  SR  latch part and AND gates for the other two. An inverter 
may be needed.  
 
(b)   Use NOR gates for all four gates. Inverters may be needed.  
 
(c)   Use four NAND gates only (without an inverter). This can be done by connecting 
the output of the upper gate in  Fig.   5.6    (the gate that goes to the  SR  latch) to the input 
of the lower gate (instead of the inverter output).     
 
5.2   Construct a  JK  flip-flop using a  D  flip-flop, a two-to-one-line multiplexer, and an inverter. 
(HDL—see Problem 5.34.)   
 
5.3   Show that the characteristic equation for the complement output of a  JK  flip-flop is 
Q′(+ 1) ) =JQ′+ KQ     
 
5.4   A  PN  flip-flop has four operations: clear to 0, no change, complement, and set to 1, when 
inputs  P  and  N  are 00, 01, 10, and 11, respectively. 
 
(a)   Tabulate the characteristic table.     
(b)  Derive the characteristic equation.  
(c)   Tabulate the excitation table.   
(d)      Show how the  PN  flip-flop can be con-
verted to a D flip-flop.     
 
5.5   Explain the differences among a truth table, a state table, a characteristic table, and an 
excitation table. Also, explain the difference among a Boolean equation, a state equation, 
a characteristic equation, and a flip-flop input equation.   
 
5.6   A sequential circuit with two  D  flip-flops  A  and  B two inputs,  x  and  y ; and one output  z  
is specified by the following next-state and output equations (HDL—see Problem 5.35): 
A(+ 1) ) =xy′+ xB
B(+ 1) ) =xA xB
=A   
 
(a)   Draw the logic diagram of the circuit.  
(b)   List the state table for the sequential circuit.  
(c)   Draw the corresponding state diagram.     
 
5.7*   A sequential circuit has one flip-flop  Q two inputs  x  and  y and one output  S . It consists 
of a full-adder circuit connected to a  D  flip-flop, as shown in  Fig.   P5.7   . Derive the state 
table and state diagram of the sequential circuit.    
x
Q
D
C
S
Clock
Clk
y
Full
adder
FIGURE P5.7       
C# HTML5 Viewer: Load, View, Convert, Annotate and Edit PowerPoint
Such as load and view PowerPoint without Microsoft Office software installed, convert PowerPoint to PDF file, Tiff image and HTML file, as well as add
how to convert pdf into powerpoint slides; pdf to powerpoint
VB.NET PowerPoint: Read, Edit and Process PPTX File
create image on desired PowerPoint slide, merge/split PowerPoint file, change the order of How to convert PowerPoint to PDF, render PowerPoint to SVG
convert pdf to ppt; how to convert pdf into powerpoint
Problems    247
Clk
Clock
A
A
B
B
T
Clk
T
FIGURE P5.8       
 
5.8*   Derive the state table and the state diagram of the sequential circuit shown in  Fig.   P5.8   . 
Explain the function that the circuit performs. (HDL—see Problem 5.36.)    
 
5.9   A sequential circuit has two  JK  flip-flops  A  and  B  and one input  x . The circuit is described 
by the following flip-flop input equations: 
J
A
=x K
A
=B
J
B
x K
B
=A′   
 
(a)   Derive the state equations  A ( t  + 1) and  B ( t  + 1) by substituting the input equations 
for the  J  and  K  variables.  
(b)   Draw the state diagram of the circuit.     
 
5.10   A sequential circuit has two  JK  flip-flops  A  and  B two inputs  x  and  y,  and one output  z . 
The flip-flop input equations and circuit output equation are 
J
A
=BxBy
K
A
=Bxy
J
B
=Ax
K
B
=xy
=Axy′+ Bxy   
 
(a)   Draw the logic diagram of the circuit.  
(b)   Tabulate the state table.  
(c)   Derive the state equations for  A  and  B .     
 
5.11   For the circuit described by the state diagram of  Fig.   5.16   , 
 
(a)  *  Determine the state transitions and output sequence that will be generated when an 
input sequence of 010110111011110 is applied to the circuit and it is initially in the 
state 00.  
(b)   Find all of the equivalent states in  Fig.   5.16    and draw a simpler, but equivalent, state 
diagram.  
(c)   Using D flip-flops, design the equivalent machine (including its logic diagram) 
described by the state diagram in (b).     
VB.NET PDF Password Library: add, remove, edit PDF file password
Add password to PDF. Change PDF original password. Remove password from PDF. Set PDF security level. VB: Change and Update PDF Document Password.
converting pdf to powerpoint; export pdf into powerpoint
C# powerpoint - Convert PowerPoint to PDF in C#.NET
C# PowerPoint - Convert PowerPoint to PDF in C#.NET. Online C# Tutorial for Converting PowerPoint to PDF (.pdf) Document. PowerPoint to PDF Conversion Overview.
conversion of pdf to ppt online; adding pdf to powerpoint slide
248    Chapter 5  Synchronous Sequential Logic
 
5.12   For the following state table   
Next State 
Output 
Present State 
x 
x 
x 
x 
a  
f  
b  
b  
d  
c  
c  
f  
e  
d  
g  
a  
e  
d  
c  
f  
f  
b  
g  
g  
h  
h  
g  
a  
(a)   Draw the corresponding state diagram.  
(b)  * Tabulate the reduced state table.  
(c)   Draw the state diagram corresponding to the reduced state table.     
 
5.13   Starting from state  a and the input sequence 01110010011, determine the output 
sequence for 
(a)   The state table of the previous problem.  
(b)   The reduced state table from the previous problem. Show that the same output 
sequence is obtained for both.     
 
5.14   Substitute the one-hot assignment 2 from  Table   5.9    to the states in  Table   5.8    and obtain 
the binary state table.   
 
5.15   List a state table for the  JK  flip-flop using  Q  as the present and next state and  J  and  K  as 
inputs. Design the sequential circuit specified by the state table and show that it is equiva-
lent to  Fig.   5.12   (a).   
 
5.16   Design a sequential circuit with two  D  flip-flops  A  and  B and one input  x_in . 
(a)  *  When  x_in  = 0, the state of the circuit remains the same. When  x_in  = 1, the circuit 
goes through the state transitions from 00 to 01, to 11, to 10, back to 00, and repeats.  
 
(b)   When  x_in  = 0, the state of the circuit remains the same. When  x_in  =1, the circuit 
goes through the state transitions from 00 to 11, to 01, to 10, back to 00, and repeats. 
(HDL—see Problem 5.38.)     
 
5.17   Design a one-input, one-output serial 2’s complementer. The circuit accepts a string of bits 
from the input and generates the 2’s complement at the output. The circuit can be reset 
asynchronously to start and end the operation. (HDL—see Problem 5.39.)   
 
5.18*   Design a sequential circuit with two  JK  flip-flops  A  and  B  and two inputs  E  and  F . If  E  = 0, 
the circuit remains in the same state regardless of the value of  F . When  E  = 1 and  F  = 1, the 
circuit goes through the state transitions from 00 to 01, to 10, to 11, back to 00, and repeats. 
When  E  = 1 and  F  = 0, the circuit goes through the state transitions from 00 to 11, to 10, to 
01, back to 00, and repeats. (HDL—see Problem 5.40.)   
 
5.19   A sequential circuit has three flip-flops  A, B, C ; one input  x_in ; and one output  y_out . The 
state diagram is shown in  Fig.   P5.19   . The circuit is to be designed by treating the unused 
states as don’t-care conditions. Analyze the circuit obtained from the design to determine 
the effect of the unused states. (HDL—see Problem 5.41.)  
Problems    249
(a)*   Use  D  flip-flops in the design.  
 
(b)   Use  JK  flip-flops in the design.     
001
010
011
100
000
1/1
1/1
1/0
1/1
1/1
0/0
0/0
0/0
0/0
0/0
FIGURE P5.19       
 
5.20   Design the sequential circuit specified by the state diagram of  Fig.   5.19   , using  T  flip-flops.   
 
5.21   What is the main difference between an  initial  statement and an  always  statement in 
Verilog HDL?   
 
5.22   Draw the waveform generated by the statements below: 
(a)     initial begin  
w = 0; #10 w = 1; # 40 w = 0;  # 20 w = 1;  #15 w = 0; 
end    
(b)     initial fork  
w = 0;  #10 w = 1;  # 40 w = 0;  # 20 w = 1;  #15 w = 0; 
join       
 
5.23*   Consider the following statements assuming that  RegA  contains the value of 50 initially. 
 
(a)   RegA = 125; 
(b) RegA <= 125;   
RegB = RegA; 
RegB <= RegA; 
What are the values of RegA and RegB after execution?   
 
5.24   Write and verify an HDL behavioral description of a positive-edge-sensitive  D  flip-flop 
with asynchronous preset and clear.    
 
5.25   A special positive-edge-triggered flip-flop circuit component has four inputs  D 1,  D 2,  D 3, 
and  D 4, and a two-bit control input that chooses between them. Write and verify an HDL 
behavioral description of this component.   
 
5.26   Write and verify an HDL behavioral description of the  JK  flip-flop using an if-else statement 
based on the value of the present state. 
 
(a)  Obtain the characteristic equation when  Q  = 0 or  Q  = 1.  
(b)   Specify how the  J  and  K  inputs affect the output of the flip-flop at each clock tick.     
 
5.27   Rewrite and verify the description of HDL Example 5.5 by combining the state transitions 
and output into one  always  block.   
 
5.28   Simulate the sequential circuit shown in  Fig.   5.17   . 
250    Chapter 5  Synchronous Sequential Logic
(
a)   Write the HDL description of the state diagram (i.e., behavioral model).  
 
(
b)   Write the HDL description of the logic (circuit) diagram (i.e., a structural model).  
 
(
c)   Write an HDL stimulus with a sequence of inputs: 00, 01, 11, 10. Verify that the 
response is the same for both descriptions.     
 
5.29   Write a behavioral description of the state machine described by the state diagram shown 
in Fig. P5.19. Write a test bench and verify the functionality of the description.   
 
5.30   Draw the logic diagram for the sequential circuit described by the following HDL module:   
module  Seq_Ckt ( input  A, B, C, E  output   reg  Q,input CLK,); 
reg E;  
always   @  ( posedge  CLK) 
begin  
E <= A || B; 
Q <= E && C; 
end  
endmodule     
 
5.31   How should the description in problem 5.30 be written to have the same behavior when 
the assignments are made with = instead of with <= ?   
 
5.32   Using an  initial  statement with a  begin  . . .  end  block write a Verilog description of the 
waveforms shown in  Fig.   P5.32   . Repeat using a  fork  . . .  join  block.    
enable
t
10
20
30
40
50
60
70
80
A
B
0
C
D
E
F
FIGURE P5.32 
Waveforms for Problem 5.32       
 
5.33   Explain why it is important that the stimulus signals in a test bench be synchronized to the 
inactive edge of the clock of the sequential circuit that is to be tested.   
 
5.34   Write and verify an HDL structural description of the machine having the circuit diagram 
(schematic) shown in Fig. 5.5.   
 
5.35   Write and verify an HDL model of the sequential circuit described in Problem 5.6.   
 
5.36   Write and verify an HDL structural description of the machine having the circuit diagram 
(schematic) shown in Fig. P5.8.   
 
5.37   Write and verify HDL behavioral descriptions of the state machines shown in  Figs.   5.25    
Problems    251
and    5.26   . Write a test bench to compare the state sequences and input–output behaviors 
of the two machines.   
 
5.38   Write and verify an HDL behavioral description of the machine described in Problem 5.16.   
 
5.39   Write and verify a behavioral description of the machine specified in Problem 5.17.   
 
5.40   Write and verify a behavioral description of the machine specified in Problem 5.18.   
 
5.41   Write and verify a behavioral description of the machine specified in Problem 5.19. 
Hint : See the discussion of the  default  case item preceding HDL Example 4.8 in 
Chapter   4   .)   
 
5.42   Write and verify an HDL structural description of the circuit shown in  Fig.   5.29   .   
 
5.43   Write and verify an HDL behavioral description of the three-bit binary counter in  Fig.   5.34   .   
 
5.44   Write and verify a Verilog model of a  D  flip-flop having asynchronous reset.   
 
5.45   Write and verify an HDL behavioral description of the sequence detector described in  Fig.  5.27   .   
 
5.46   A synchronous finite state machine has an input  x_in  and an output  y_out . When  x_in  
changes from 0 to 1, the output  y_out  is to assert for three cycles, regardless of the value 
of  x_in,  and then de-assert for two cycles before the machine will respond to another 
assertion of  x_in . The machine is to have active-low synchronous reset. 
(a)   Draw the state diagram of the machine.  
 
(b)   Write and verify a Verilog model of the machine.     
 
5.47   Write a Verilog model of a synchronous finite state machine whose output is the  sequence 
0, 2, 4, 6, 8 10, 12, 14, 0 
. . . 
. The machine is controlled by a single input,  Run so that counting 
occurs while  Run  is asserted, suspends while  Run  is de-asserted, and resumes the count 
when  Run  is re-asserted. Clearly state any assumptions that you make.   
 
5.48   Write a Verilog model of the Mealy FSM described by the state diagram in Fig. P5.48. 
Develop a test bench and demonstrate that the machine state transitions and output cor-
respond to its state diagram.               
 FIGURE P5.48           
a
b
d
c
0/1
1/0
1/1
0/0
0/0
1/1
0/1
1/0
252    Chapter 5  Synchronous Sequential Logic
FIGURE P5.49         
0
1
1
0
0
1
0
1
b
1
c
1
a
0
d
0
5.49   Write a Verilog model of the Moore FSM described by the state diagram in Fig. P5.49. 
Develop a test bench and demonstrate that the machine's state transitions and output 
correspond to its state diagram.    
 
5.50   A synchronous Moore FSM has a single input,  x_in and a single output  y_out . The machine 
is to monitor the input and remain in its initial state until a second sample of  x_in  is detected 
to be 1. Upon detecting the second assertion of  x_in y_out  is to asserted and remain asserted 
until a fourth assertion of  x_in  is detected. When the fourth assertion of  x_in  is detected the 
machine is to return to its initial state and resume monitoring of  x_in . 
(a)   Draw the state diagram of the machine.  
 
(b)   Write and verify a Verilog model of the machine.     
 
5.51   Draw the state diagram of the machine described by the Verilog model given below.   
module  Prob_5_51 ( output   reg  y_out,  input  x_in, clk, reset); 
parameter  s0 = 2'b00, s1 = 2'b01, s2 = 2'b10, s3 = 2'b11; 
reg  [1:0] state, next_state; 
always  @ ( posedge  clk,  negedge  reset) begin 
if  (reset == 1'b0) state <= s0; 
else  state <= next_state; 
always  @(state, x_in)  begin  
y_out = 0; 
next_state = s0; 
case  (state) 
s0:  if  x_in = 1  begin  y_out = 0;  if  (x_in) next_state = s1;  else  next_state = s0; end 
s1:  if  x_in = 1  begin  y_out = 0;  if  (x_in) next_state = s2;  else  next_state = s1; end 
Documents you may be interested
Documents you may be interested