Section 6.4  Synchronous Counters    273
J
K
C
A
0
J
K
C
A
1
J
K
C
A
2
J
K
C
A
3
CLK
Count_enable
To next stage
FIGURE 6.12 
Four‐bit synchronous binary counter       
Convert pdf pages to powerpoint slides - C# Create PDF from PowerPoint Library to convert pptx, ppt to PDF in C#.net, ASP.NET MVC, WinForms, WPF
Online C# Tutorial for Creating PDF from Microsoft PowerPoint Presentation
convert pdf to editable ppt; convert pdf document to powerpoint
Convert pdf pages to powerpoint slides - VB.NET Create PDF from PowerPoint Library to convert pptx, ppt to PDF in vb.net, ASP.NET MVC, WinForms, WPF
VB.NET Tutorial for Export PDF file from Microsoft Office PowerPoint
converting pdf to powerpoint slides; how to add pdf to powerpoint
274    Chapter 6  Registers and Counters
T
C
A
0
T
C
A
1
T
C
A
2
T
C
A
3
CLK
Up
Down
FIGURE 6.13 
Four‐bit up–down binary counter       
C# PowerPoint - How to Process PowerPoint
PowerPoint Document Processing Control in Visual C#.NET of RasterEdge .NET Imaging SDK is a reliable and professional PowerPoint slides/pages editing and
convert pdf file to powerpoint online; convert pdf into powerpoint online
VB.NET PowerPoint: Sort and Reorder PowerPoint Slides by Using VB.
clip art or screenshot to PowerPoint document slide large amount of robust PPT slides/pages editing methods & profession imaging controls, PDF document, image
convert pdf pages to powerpoint slides; add pdf to powerpoint slide
Section 6.4  Synchronous Counters    275
in the same count. When the up and down inputs are both 1, the circuit counts up. This 
set of conditions ensures that only one operation is performed at any given time. Note 
that the up input has priority over the down input.  
BCD Counter 
A BCD counter counts in binary‐coded decimal from 0000 to 1001 and back to 0000. 
Because of the return to 0 after a count of 9, a BCD counter does not have a regular 
pattern, unlike a straight binary count. To derive the circuit of a BCD synchronous 
counter, it is necessary to go through a sequential circuit design procedure. 
The state table of a BCD counter is listed in  Table   6.5   . The input conditions for the 
T  flip‐flops are obtained from the present‐ and next‐state conditions. Also shown in the 
table is an output  y which is equal to 1 when the present state is 1001. In this way,  y  can 
enable the count of the next‐higher significant decade while the same pulse switches the 
present decade from 1001 to 0000. 
The flip‐flop input equations can be simplified by means of maps. The unused states 
for minterms 10 to 15 are taken as don’t‐care terms. The simplified functions are 
T
Q1
= 1
T
Q2
Q
8
Q
1
T
Q4
Q
2
Q
1
T
Q8
Q
8
Q
1
Q
4
Q
2
Q
1
Q
8
Q
1
The circuit can easily be drawn with four  T  flip‐flops, five AND gates, and one OR 
gate. Synchronous BCD counters can be cascaded to form a counter for decimal  numbers 
of any length. The cascading is done as in  Fig.   6.11   , except that output  y  must be con-
nected to the count input of the next‐higher significant decade.  
Table 6.5 
State Table for BCD Counter 
Present State 
Next State 
Output 
Flip‐Flop Inputs 
Q  
8
Q 
4
Q  
2
Q  
1
Q  
8
Q    
4
Q  
2
Q
1
y  
TQ  
8
TQ  
4
TQ  
2
TQ  
1
VB.NET PowerPoint: Process & Manipulate PPT (.pptx) Slide(s)
add image to slide, extract slides and merge library SDK, this VB.NET PowerPoint processing control powerful & profession imaging controls, PDF document, image
convert pdf into ppt; image from pdf to powerpoint
VB.NET PowerPoint: Use PowerPoint SDK to Create, Load and Save PPT
Besides, users also can get the precise PowerPoint slides count as soon as the PowerPoint document has been loaded by using the page number getting method.
pdf page to powerpoint; convert pdf to ppt online without email
276    Chapter 6  Registers and Counters
Binary Counter with Parallel Load 
Counters employed in digital systems quite often require a parallel‐load capability for 
transferring an initial binary number into the counter prior to the count operation. 
Figure   6.14    shows the top‐level block diagram symbol and the logic diagram of a four‐bit 
register that has a parallel load capability and can operate as a counter. When equal to 
1, the input load control disables the count operation and causes a transfer of data from 
the four data inputs into the four flip‐flops. If both control inputs are 0, clock pulses do 
not change the state of the register. 
The carry output becomes a 1 if all the flip‐flops are equal to 1 while the count input is 
enabled. This is the condition for complementing the flip‐flop that holds the next significant 
bit. The carry output is useful for expanding the counter to more than four bits. The speed 
of the counter is increased when the carry is generated directly from the outputs of all four 
flip‐flops, because the delay to generate the carry bit is reduced. In going from state 1111 
to 0000, only one gate delay occurs, whereas four gate delays occur in the AND gate chain 
shown in  Fig.   6.12   . Similarly, each flip‐flop is associated with an AND gate that receives all 
previous flip‐flop outputs directly instead of connecting the AND gates in a chain. 
The operation of the counter is summarized in  Table   6.6   . The four control inputs—
Clear  CLK  Load and  Count —determine the next state. The  Clear  input is asynchro-
nous and, when equal to 0, causes the counter to be cleared regardless of the presence 
of clock pulses or other inputs. This relationship is indicated in the table by the X entries, 
which symbolize don’t‐care conditions for the other inputs. The  Clear  input must be in 
the 1 state for all other operations. With the  Load  and  Count  inputs both at 0, the out-
puts do not change, even when clock pulses are applied. A  Load  input of 1 causes a 
transfer from inputs    I
0
I
3
into the register during a positive edge of  CLK . The input 
data are loaded into the register regardless of the value of the  Count  input, because the 
Count  input is inhibited when the  Load  input is enabled. The  Load  input must be 0 for 
the  Count  input to control the operation of the counter. 
A counter with a parallel load can be used to generate any desired count sequence. 
Figure   6.15    shows two ways in which a counter with a parallel load is used to generate 
the BCD count. In each case, the  Count  control is set to 1 to enable the count through 
the  CLK  input. Also, recall that the  Load  control inhibits the count and that the clear 
operation is independent of other control inputs. 
The AND gate in  Fig.   6.15   (a) detects the occurrence of state 1001. The counter is 
initially cleared to 0, and then the  Clear  and  Count  inputs are set to 1, so the counter is 
active at all times. As long as the output of the AND gate is 0, each positive‐edge clock 
Table 6.6 
Function Table for the Counter of  Fig.   6.14    
Clear 
CLK 
Load 
Count 
Function 
Clear to 0 
c    
Load inputs 
c    
Count next binary state 
c    
No change 
VB.NET PowerPoint: Extract & Collect PPT Slide(s) Using VB Sample
pages of document 1 and some pages of document please read this VB.NET PowerPoint slide processing powerful & profession imaging controls, PDF document, image
convert pdf to powerpoint using; convert pdf to editable ppt
VB.NET PowerPoint: Merge and Split PowerPoint Document(s) with PPT
of the split PPT document will contain slides/pages 1-4 code in VB.NET to finish PowerPoint document splitting If you want to see more PDF processing functions
how to convert pdf to powerpoint slides; pdf to powerpoint converter
Section 6.4  Synchronous Counters    277
J
K
C
A
0
J
K
C
A
1
J
K
C
A
2
J
K
C
A
3
CLK
Clear
Count
Load
I
0
I
1
I
2
I
3
4-Bit Binary Counter
4
4
Data_in
A_count
Count
Load
Clear
CLK
C_out
C_out
(a)
(b)
FIGURE 6.14 
Four‐bit binary counter with parallel load       
VB.NET PowerPoint: Complete PowerPoint Document Conversion in VB.
VB.NET PowerPoint Conversion Control to render and convert target PowerPoint document to various image or document formats, such as PDF, BMP, TIFF
how to add pdf to powerpoint slide; how to change pdf to powerpoint format
VB.NET PowerPoint: Convert & Render PPT into PDF Document
Using this VB.NET PowerPoint to PDF converting demo code below, you can easily convert all slides of source PowerPoint document into a multi-page PDF file.
pdf to powerpoint slide; convert pdf to ppt online
278    Chapter 6  Registers and Counters
increments the counter by 1. When the output reaches the count of 1001, both    A
0
and 
A
3
become 1, making the output of the AND gate equal to 1. This condition activates 
the  Load  input; therefore, on the next clock edge the register does not count, but is 
loaded from its four inputs. Since all four inputs are connected to logic 0, an all‐0’s value 
is loaded into the register following the count of 1001. Thus, the circuit goes through the 
count from 0000 through 1001 and back to 0000, as is required in a BCD counter. 
In  Fig.   6.15   (b), the NAND gate detects the count of 1010, but as soon as this count 
occurs, the register is cleared. The count 1010 has no chance of staying on for any appre-
ciable time, because the register goes immediately to 0. A momentary spike occurs in 
output    A
0
as the count goes from 1010 to 1011 and immediately to 0000. The spike may 
be undesirable, and for that reason, this configuration is not recommended. If the coun-
ter has a synchronous clear input, it is possible to clear the counter with the clock after 
an occurrence of the 1001 count.   
6.5    OTHER COUNTERS 
Counters can be designed to generate any desired sequence of states. A divide‐by‐ N  
counter (also known as a modulo‐ N  counter) is a counter that goes through a repeated 
sequence of  N  states. The sequence may follow the binary count or may be any other 
arbitrary sequence. Counters are used to generate timing signals to control the sequence 
of operations in a digital system. Counters can also be constructed by means of shift 
registers. In this section, we present a few examples of nonbinary counters. 
Counter with Unused States 
A circuit with  n  flip‐flops has    2
n
binary states. There are occasions when a sequential 
circuit uses fewer than this maximum possible number of states. States that are not used 
Counter
of Fig. 6.14
A
3
A
2
A
1
A
0
Count= 1
Clear= 1
CLK
Load
Inputs= 0
(a) Using the load input
(b) Using the clear input
Counter
of Fig. 6.14
A
3
A
2
A
1
A
0
Count= 1
Load= 0
CLK
Clear
Inputs have no effect
FIGURE 6.15 
Two ways to achieve a BCD counter using a counter with parallel load       
C# PowerPoint: C# Guide to Add, Insert and Delete PPT Slide(s)
summary> /// Delete pages from PowerPoint view detailed guide for each PowerPoint slide processing powerful & profession imaging controls, PDF document, tiff
how to convert pdf to powerpoint in; how to change pdf to powerpoint slides
VB.NET PowerPoint: Read, Edit and Process PPTX File
VB.NET PowerPoint: Convert & Render PPTX Slide, VB.NET PowerPoint: Watermark PPTX Slide. How to convert PowerPoint to PDF, render PowerPoint to SVG
convert pdf to powerpoint online no email; convert pdf to powerpoint slides
Section 6.5  Other Counters    279
in specifying the sequential circuit are not listed in the state table. In simplifying the 
input equations, the unused states may be treated as don’t‐care conditions or may be 
assigned specific next states. It is important to realize that once the circuit is designed 
and constructed, outside interference during its operation may cause the circuit to enter 
one of the unused states. In that case, it is necessary to ensure that the circuit eventually 
goes into one of the valid states so that it can resume normal operation. Otherwise, if the 
sequential circuit circulates among unused states, there will be no way to bring it back to 
its intended sequence of state transitions. If the unused states are treated as don’t‐care 
conditions, then once the circuit is designed, it must be investigated to determine the 
effect of the unused states. The next state from an unused state can be determined from 
the analysis of the circuit after it is designed. 
As an illustration, consider the counter specified in  Table   6.7.    The count has a 
repeated sequence of six states, with flip‐flops  B  and  C  repeating the binary count 00, 
01, 10, and flip‐flop  A  alternating between 0 and 1 every three counts. The count 
sequence of the counter is not straight binary, and two states, 011 and 111, are not 
included in the count. The choice of  JK  flip‐flops results in the flip‐flop input conditions 
listed in the table. Inputs    K
B
and    K
C
have only 1’s and X’s in their columns, so these 
inputs are always equal to 1. The other flip‐flop input equations can be simplified by 
using minterms 3 and 7 as don’t‐care conditions. The simplified equations are 
J
A
B        K
A
B
J
B
C        K
B
=1
J
C
B       K
C
= 1   
The logic diagram of the counter is shown in  Fig.   6.16   (a). Since there are two unused 
states, we analyze the circuit to determine their effect. If the circuit happens to be in 
state 011 because of an error signal, the circuit goes to state 100 after the application of 
a clock pulse. This action may be determined from an inspection of the logic diagram by 
noting that when    =1,    the next clock edge complements  A  and clears  C  to 0, and when 
= 1,    the next clock edge complements  B.  In a similar manner, we can evaluate the 
next state from present state 111 to be 000. 
Table 6.7 
State Table for Counter 
Present State 
Next State 
Flip‐Flop Inputs 
A  
B  
C  
 
 
 
A
  K 
A
  J 
B
B
C
C
 X 
 X  1 
 X 
 X  X  1 
 X  X  1 
 X  1 
 X  X  1 
 X  1 
280    Chapter 6  Registers and Counters
The state diagram including the effect of the unused states is shown in  Fig.   6.16   (b). If 
the circuit ever goes to one of the unused states because of outside interference, the next 
count pulse transfers it to one of the valid states and the circuit continues to count cor-
rectly. Thus, the counter is self‐correcting. In a self‐correcting counter, if the counter 
happens to be in one of the unused states, it eventually reaches the normal count 
sequence after one or more clock pulses. An alternative design could use additional logic 
to direct every unused state to a specific next state.  
Ring Counter 
Timing signals that control the sequence of operations in a digital system can be gener-
ated by a shift register or by a counter with a decoder. A  ring counter  is a circular shift 
register with only one flip‐flop being set at any particular time; all others are cleared. 
The single bit is shifted from one flip‐flop to the next to produce the sequence of timing 
signals.  Figure   6.17   (a) shows a four‐bit shift register connected as a ring counter. The 
initial value of the register is 1000 and requires Preset/Clear flip‐flops. The single bit is 
000
100
111
011
001
010
110
101
(b) State transition diagram
K
J
C
A
K
J
C
B
K
J
C
C
(a) Logic circuit diagram
Clock
Logic 1
FIGURE 6.16 
Counter with unused states       
Section 6.5  Other Counters    281
T
0
T
1
T
2
T
3
Shift
right
(a) Ring-counter (initial value = 1000)
T
0
T
1
T
2
T
3
(c) Counter and decoder
2× 4
decoder
2-bit counter
Count
enable
CLK
T
0
T
1
T
2
T
3
(b) Sequence of four timing signals
FIGURE 6.17 
Generation of timing signals       
shifted right with every clock pulse and circulates back from    T
3
to    T
0
.    Each flip‐flop is 
in the 1 state once every four clock cycles and produces one of the four timing signals 
shown in  Fig.   6.17   (b). Each output becomes a 1 after the negative‐edge transition of a 
clock pulse and remains 1 during the next clock cycle. 
282    Chapter 6  Registers and Counters
For an alternative design, the timing signals can be generated by a two‐bit counter 
that goes through four distinct states. The decoder shown in  Fig.   6.17   (c) decodes the four 
states of the counter and generates the required sequence of timing signals. 
To generate    2
n
timing signals, we need either a shift register with    2
n
flip‐flops or an 
n ‐bit binary counter together with an  n ‐to‐2  
n
 ‐line decoder. For example, 16 timing sig-
nals can be generated with a 16‐bit shift register connected as a ring counter or with a 
4‐bit binary counter and a 4‐to‐16‐line decoder. In the first case, we need 16 flip‐flops. 
In the second, we need 4 flip‐flops and 16 four‐input AND gates for the decoder. It is 
also possible to generate the timing signals with a combination of a shift register and a 
decoder. That way, the number of flip‐flops is less than that in a ring counter, and the 
decoder requires only two‐input gates. This combination is called a  Johnson counter .  
Johnson Counter 
 k ‐bit ring counter circulates a single bit among the flip‐flops to provide  k  distinguish-
able states. The number of states can be doubled if the shift register is connected as a 
switch‐tail  ring counter. A switch‐tail ring counter is a circular shift register with the 
complemented output of the last flip‐flop connected to the input of the first flip‐flop. 
Figure   6.18   (a) shows such a shift register. The circular connection is made from the 
D
C
A
D
C
B
D
C
C
D
C
E
A
B
C
E
CLK
(a) Four-stage switch-tail ring counter
(b) Count sequence and required decoding
Sequence
number
Flip-flop outputs
A
B
C
E
AND gate required
for output
1
AE
AB
BC
CE
AE
AB
BC
CE
2
3
4
5
6
7
8
0
1
1
1
1
0
0
0
0
0
1
1
1
1
0
0
0
0
0
1
1
1
1
0
0
0
0
0
1
1
1
1
FIGURE 6.18 
Construction of a Johnson counter       
Documents you may be interested
Documents you may be interested