Problems    293
 
6.17*   Design a four‐bit binary synchronous counter with  D  flip‐flops.   
 
6.18   What operation is performed in the up–down counter of  Fig.   6.13    when both the up and 
down inputs are enabled? Modify the circuit so that when both inputs are equal to 1, the 
counter does not change state. (HDL—see Problem 6.35(l).)   
 
6.19   The flip‐flop input equations for a BCD counter using  T  flip‐flops are given in Section 6.4. 
Obtain the input equations for a BCD counter that uses (a)  JK  flip‐flops and (b)*  D  flip‐
flops. Compare the three designs to determine which one is the most efficient.   
 
6.20   Enclose the binary counter with parallel load of  Fig.   6.14    in a block diagram showing, all 
inputs and outputs. 
(a)
Show the connections of four such blocks to produce a 16‐bit counter with parallel 
load.  
(b)
Construct a binary counter that counts from 0 through binary 127.     
 
6.21*   The counter of  Fig.   6.14    has two control inputs— Load  ( L ) and  Count  ( C )—and a data 
input, ( 
i
 ). 
(a)
Derive the flip‐flop input equations for  J  and  K  of the first stage in terms of  L  C 
and I.   
(b)
The logic diagram of the first stage of an equivalent circuit is shown in  Fig.   P6.21   . 
Verify that this circuit is equivalent to the one in (a).      
J
K
CLK
Load (L)
Count (C)
Data(I)
FIGURE P6.21 
 
6.22   For the circuit of  Fig.   6.14   , give three alternatives for a mod‐10 counter (i.e., the count 
evolves through a sequence of 12 distinct states). 
(a)
Using an AND gate and the load input.  
(b)
Using the output carry.  
(c)
Using a NAND gate and the asynchronous clear input.     
 
6.23   Design a timing circuit that provides an output signal that stays on for exactly twelve clock 
cycles. A start signal sends the output to the 1 state, and after twelve clock cycles the signal 
returns to the 0 state. (HDL—see Problem 6.45.)   
 
6.24*   Design a counter with  T  flip‐flops that goes through the following binary repeated se-
quence: 0, 1, 3, 7, 6, 4. Show that when binary states 010 and 101 are considered as don’t 
care conditions, the counter may not operate properly. Find a way to correct the design. 
(HDL—see Problem 6.55.)   
 
6.25   It is necessary to generate six repeated timing signals    T
0
through    T
5
similar to the ones 
shown in  Fig.   6.17   (c). Design the circuit using (HDL—see Problem 6.46.): 
(a)
flip‐flops only.  
(b)
a counter and a decoder.     
Pdf to ppt converter - C# Create PDF from PowerPoint Library to convert pptx, ppt to PDF in C#.net, ASP.NET MVC, WinForms, WPF
Online C# Tutorial for Creating PDF from Microsoft PowerPoint Presentation
how to add pdf to powerpoint presentation; change pdf to powerpoint on
Pdf to ppt converter - VB.NET Create PDF from PowerPoint Library to convert pptx, ppt to PDF in vb.net, ASP.NET MVC, WinForms, WPF
VB.NET Tutorial for Export PDF file from Microsoft Office PowerPoint
how to convert pdf into powerpoint slides; adding pdf to powerpoint slide
294    Chapter 6  Registers and Counters
 
6.26*   A digital system has a clock generator that produces pulses at a frequency of 80 MHz. 
Design a circuit that provides a clock with a cycle time of 50 ns.   
 
6.27   Using  JK  flip‐flops, 
(a)
Design a counter with the following repeated binary sequence: 0, 1, 2, 3, 4, 5, 6. 
(HDL—see Problem 6.50(a), 6.51.).  
(b)
Draw the logic diagram of the counter.     
 
6.28   Using  D  flip‐flops, 
(a)   *Design a counter with the following repeated binary sequence: 0, 1, 2, 4, 6. (HDL—see 
Problem 6.50(b).)  
(b)
Draw the logic diagram of the counter.  
(c)
Design a counter with the following repeated binary sequence: 0, 2, 4, 6, 8.  
(d)
Draw the logic diagram of the counter.     
 
6.29   List the eight unused states in the switch‐tail ring counter of  Fig.   6.18   (a).   Determine the 
next state for each of these states and show that, if the counter finds itself in an invalid 
state, it does not return to a valid state. Modify the circuit as recommended in the text and 
show that the counter produces the same sequence of states and that the circuit reaches a 
valid state from any one of the unused states.   
 
6.30   Show that a Johnson counter with  n  flip‐flops produces a sequence of 2 n  states. List the 
10 states produced with five flip‐flops and the Boolean terms of each of the 10 AND gate 
outputs.   
 
6.31   Write and verify the HDL behavioral and structural descriptions of the four‐bit register 
Fig.   6.1   .   
 
6.32      (a)
Write and verify an HDL behavioral description of a four‐bit register with parallel 
load and asynchronous clear.  
(b)
Write and verify the HDL structural description of the four‐bit register with parallel 
load shown in  Fig.   6.2   . Use a 2 * 1 multiplexer for the flip‐flop inputs. Include an 
asynchronous clear input.  
(c)
Verify both descriptions, using a test bench.      
 
6.33   The following stimulus program is used to simulate the binary counter with parallel load 
described in HDL Example 6.3. Draw waveforms showing the output of the counter and 
the carry output from  t  = 0 to  t  = 155 ns. 
// Stimulus for testing the binary counter of Example 6.3 
module  testcounter; 
reg  Count, Load, CLK, Clr; 
reg  [3: 0] IN; 
wire  C0; 
wire  [3: 0] A; 
counter cnt (Count, Load, IN, CLK, Clr, A, CO); 
always  
#5 CLK = ~CLK; 
initial  
begin  
Clr = 0; 
CLK = 1; 
Load = 0; Count = 1; 
Online Convert PowerPoint to PDF file. Best free online export
Online Powerpoint to PDF Converter. Download Free Trial. Convert a PPTX/PPT File to PDF. Just upload your file by clicking on the blue
how to convert pdf file to powerpoint presentation; pdf to ppt converter
C# PDF Convert: How to Convert MS PPT to Adobe PDF Document
Our XDoc.Converter for .NET can help you to easily achieve high performance PDF conversion from Microsoft PowerPoint (.ppt and .pptx).
convert pdf file into ppt; pdf to powerpoint
Problems    295
#5 Clr = 1; 
#40 Load = 1; IN = 4'b1001; 
#10 Load = 0; 
#70 Count = 0; 
#20  $finish ; 
end  
endmodule     
 
6.34*   Write and verify the HDL behavioral description of a four‐bit shift register (see  Fig.   6.3   ).   
 
6.35   Write and verify 
(a)
A structural HDL model for the register described in Problem 6.2  
(b)   *A behavioral HDL model for the register described in Problem 6.2  
(c)
A structural HDL model for the register described in Problem 6.6  
(d)
A behavioral HDL model for the register described in Problem 6.6  
(e)
A structural HDL model for the register described in Problem 6.7  
(f)
A behavioral HDL model for the register described in Problem 6.7  
(g)
A behavioral HDL model of the binary counter described in  Fig.   6.8   (b)  
(h)
A behavioral HDL model of the serial subtractor described in Problem 6.9(a)  
(i)
A behavioral HDL model of the serial subtractor described in Problem 6.9(b)  
(j)
A behavioral HDL model of the serial 2’s complementer described in Problem 6.10  
(k)
A behavioral HDL model of the BCD ripple counter described in Problem 6.13  
(l)
A behavioral HDL model of the up–down counter described in Problem 6.18.     
 
6.36   Write and verify the HDL behavioral and structural descriptions of the four‐bit up–down 
counter whose logic diagram is described by  Fig.   6.13   ,  Table   6.5   , and  Table   6.6   .   
 
6.37   Write and verify a behavioral description of the counter described in Problem 6.24. 
(a)   *Using an  if  else  statement  
(b)
Using a  case  statement  
(c)
A finite state machine.     
 
6.38   Write and verify the HDL behavioral description of a four‐bit up–down counter with 
parallel load using the following control inputs: 
(a)   *The counter has three control inputs for the three operations:  Up  Down and  Load . 
The order of precedence is:  Load  Up and  Down .  
(b)
The counter has two selection inputs to specify four operations:  Load  Up  Down and 
no change.     
 
6.39   Write and verify HDL behavioral and structural descriptions of the counter of  Fig.   6.16   .   
 
6.40   Write and verify the HDL description of an eight‐bit ring‐counter similar to the one shown 
in  Fig.   6.17   (a).   
 
6.41   Write and verify the HDL description of a four‐bit switch‐tail ring (Johnson) counter 
( Fig.   6.18   a).   
 
6.42*   The comment with the last clause of the if statement in  Binary_Counter _4_ Par_Load  in 
HDL Example 6.3 notes that the statement is redundant. Explain why this statement can 
be removed without changing the behavior implemented by the description.   
 
6.43   The scheme shown in  Fig.   6.4    gates the clock to control the serial transfer of data from shift 
register A to shift register B. Using multiplexers at the input of each cell of the shift  registers, 
develop a structural model of an alternative circuit that does not alter the clock path. The 
How to C#: Convert PDF, Excel, PPT to Word
How to for XImage. All Formats. XDoc.HTML5 Viewer. XDoc.Windows Viewer. XDoc.Converter. View & Process. XImage.Raster. How to C#: Convert PDF, Excel, PPT to Word
changing pdf to powerpoint file; convert pdf slides to powerpoint online
VB.NET PowerPoint: Convert PowerPoint to BMP Image with VB PPT
NET PPT document converter allows for PowerPoint conversion to both images and documents, like rendering PowerPoint to BMP, GIF, PNG, TIFF, JPEG, SVG or PDF.
how to change pdf to powerpoint; how to change pdf file to powerpoint
296    Chapter 6  Registers and Counters
top level of the design hierarchy is to instantiate the shift registers. The module describing 
the shift registers is to have instantiations of flip‐flops and muxes. Describe the mux and 
flip‐flop modules with behavioral models. Be sure to consider the need to reset the machine. 
Develop a test bench to simulate the circuit and demonstrate the transfer of data.   
 
6.44   Modify the design of the serial adder shown in  Fig.   6.5    by removing the gated clock to the  D  
flip‐flop and supplying the clock signal to it directly. Augment the  D  flip‐flop with a mux to 
recirculate the contents of the flip‐flop when shifting is suspended and provide the carry out 
of the full adder when shifting is active. The shift registers are to incorporate this feature also, 
rather than use a gated clock. The top‐level of the design is to instantiate modules using 
behavioral models for the shift registers, full adder, D flip‐flop, and mux. Assume asynchro-
nous reset. Develop a test bench to simulate the circuit and demonstrate the transfer of data.   
 
6.45*   Write and verify a behavioral description of a finite state machine to implement the coun-
ter described in Problem 6.24.   
 
6.46   Problem 6.25 specifies an implementation of a circuit to generate timing signals using 
(a)
Only flip‐flops.  
(b)
A counter and a decoder. 
As an alternative, write a behavioral description (without consideration of the actual hard-
ware) of a state machine whose output generates the timing signals  
0
  through  
5
 .     
 
6.47   Write a behavioral description of the circuit shown in  Fig.   P6.47    and verify that the circuit’s 
output is asserted if successive samples of the input have an odd number of 1s.    
Q
D
CLK
P_odd
D_in
CLK
reset
FIGURE P6.47 
Circuit for Problem 6.47      
 
6.48   Write and verify a behavioral description of the counter shown in  Fig.   P6.48   (a); repeat for 
the counter in Fig. P6.48(b).    
 
6.49   Write a test plan for verifying the functionality of the universal shift register described in 
HDL Example 6.1. Using the test plan, simulate the model given in HDL Example 6.1.   
 
6.50   Write and verify a behavioral model of the counter described in 
(a)
Problem 6.27  
(b)
Problem 6.28     
 
6.51   Without requiring a state machine, and using a shift register and additional logic, write and 
verify a model of an alternative to the sequence detector described in Fig. 5.27. Compare 
the implementations.   
 
6.52   Write a Verilog structural model of the universal shift register in  Fig.   6.7   . Verify all modes 
of its operation.   
How to C#: Convert Word, Excel and PPT to PDF
All Formats. XDoc.HTML5 Viewer. XDoc.Windows Viewer. XDoc.Converter. View & Process. XImage.Raster. Adobe PDF. How to C#: Convert Word, Excel and PPT to PDF.
pdf to ppt; convert pdf to powerpoint
VB.NET PowerPoint: Process & Manipulate PPT (.pptx) Slide(s)
VB.NET PowerPoint processing control add-on can do PPT creating, loading We are dedicated to provide powerful & profession imaging controls, PDF document, image
convert pdf to ppt; add pdf to powerpoint presentation
Problems    297
 
6.53   Verify that the serial adder in  Fig.   6.5    operates as an accumulator when words are shifted 
into the addend register repeatedly.   
 
6.54   Write and verify a structural model of the serial adder in  Fig.   6.6   .   
 
6.55   Write and verify a structural model of the BCD ripple counter in  Fig.   6.10   .   
 
6.56   Write and verify a structural model of the synchronous binary counter in  Fig.   6.12   .   
 
6.57   Write and verify a structural model of the up–down counter in  Fig.   6.13   .   
 
6.58   Write and verify all modes of operation of 
(a)
A structural model of the binary counter in  Fig.   6.14     
(b)
A behavioral model of the binary counter in  Fig.   6.14   .     
 
6.59   Write and verify 
(a)
A structural model of the switch‐tail ring counter in  Fig.   6.18   (a)  
(b)
A behavioral model of the switch‐tail ringer counter in  Fig.   6.18   (a)      
0
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
0
t
0
0
0
0
1
0
0
0
1
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
t
(a)
(b)
0
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
1
0
0
0
0
0
0
0
count [7: 0]
count [7: 0]
0
0
0
0
1
0
0
0
1
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
FIGURE P6.48  
Circuit for Problem 6.48      
VB.NET PowerPoint: Use .NET Converter to Convert PPT to Raster
VB.NET PPT to raster images converter very well. Check PPT to PNG image converting sample code in VB powerful & profession imaging controls, PDF document, image
pdf picture to powerpoint; converting pdf to powerpoint slides
VB.NET PowerPoint: Convert & Render PPT into PDF Document
VB.NET PowerPoint - Render PPT to PDF in VB.NET. What VB.NET demo code can I use for fast PPT (.pptx) to PDF conversion in .NET class application?
and paste pdf to powerpoint; how to convert pdf to ppt for
298    Chapter 6  Registers and Counters
REFERENCES 
  
1.  M ano,  M. M. and C. R.  Kime . 2007.  Logic and Computer Design Fundamentals 4th ed. Upper 
Saddle River, NJ: Prentice Hall. 
  
2.  N elson  V. P., H. T.  Nagle,  J. D.  Irwin,  and B. D.  Carroll . 1995.  Digital Logic Circuit 
Analysis and Design Upper Saddle River, NJ: Prentice Hall. 
 
3.  H ayes,  J. P. 1993.  Introduction to Digital Logic Design Reading, MA: Addison‐Wesley. 
 
4.  W akerly,  J. F. 2000.  Digital Design: Principles and Practices 3rd ed. Upper Saddle River, 
NJ: Prentice Hall. 
 
5.  D ietmeyer,  D. L. 1988.  Logic Design of Digital Systems 3rd ed. Boston: Allyn Bacon. 
 
6.  G ajski,  D. D. 1997.  Principles of Digital Design Upper Saddle River, NJ: Prentice Hall. 
 
7.  R oth,  C. H. 2009.  Fundamentals of Logic Design 6th ed. St. Paul: West. 
 
8.  K atz,  R. H. 1994.  Contemporary Logic Design Upper Saddle River, NJ: Prentice Hall. 
 
9.  C iletti,  M. D. 1999.  Modeling, Synthesis, and Rapid Prototyping with Verilog HDL Upper 
Saddle River, NJ: Prentice Hall. 
 
10.  B hasker,  J. 1997.  A Verilog HDL Primer Allentown, PA: Star Galaxy Press. 
 
11.  T homas,  D. E. and P. R. Moorby. 2002.  The VeriLog Hardware Description Language 5th 
ed. Boston: Kluwer Academic Publishers. 
 
12.  B hasker,  J. 1998.  Verilog HDL Synthesis Allentown, PA: Star Galaxy Press. 
 
13.  P alnitkar,  S. 1996.  Verilog HDL: A Guide to Digital Design and Synthesis Mountain View, 
CA: SunSoft Press (A Prentice Hall Title). 
 
14.  C iletti,  M. D. 2010.  Advanced Digital Design with the Verilog HDL, 2e Upper Saddle 
River, NJ: Prentice Hall. 
 
15.  C iletti,  M. D. 2004.  Starters Guide to Verilog 2001 Upper Saddle River, NJ: Prentice Hall.  
WEB SEARCH TOPICS 
BCD counter  
Johnson counter  
Ring counter  
Sequence detector  
Synchronous counter  
Switch‐tail ring counter  
Up–down counter      
299
Chapter 7 
Memory and Programmable Logic 
7.1    INTRODUCTION 
A memory unit is a device to which binary information is transferred for storage and from 
which information is retrieved when needed for processing. When data processing takes 
place, information from memory is transferred to selected registers in the processing unit. 
Intermediate and final results obtained in the processing unit are transferred back to be 
stored in memory. Binary information received from an input device is stored in memory, 
and information transferred to an output device is taken from memory. A memory unit 
is a collection of cells capable of storing a large quantity of binary information. 
There are two types of memories that are used in digital systems:  random‐access 
memory  (RAM) and  read‐only memory  (ROM). RAM stores new information for later 
use. The process of storing new information into memory is referred to as a memory 
write  operation. The process of transferring the stored information out of memory is 
referred to as a memory  read  operation. RAM can perform both write and read opera-
tions. ROM can perform only the read operation. This means that suitable binary infor-
mation is already stored inside memory and can be retrieved or read at any time. 
However, that information cannot be altered by writing. 
ROM is a  programmable logic device  (PLD). The binary information that is stored 
within such a device is specified in some fashion and then embedded within the hard-
ware in a process is referred to as  programming  the device. The word “programming” 
here refers to a hardware procedure which specifies the bits that are inserted into the 
hardware configuration of the device. 
ROM is one example of a PLD. Other such units are the programmable logic array 
(PLA), programmable array logic (PAL), and the field‐programmable gate array (FPGA). 
A PLD is an integrated circuit with internal logic gates connected through electronic 
300    Chapter 7  Memory and Programmable Logic
paths that behave similarly to fuses. In the original state of the device, all the fuses are 
intact. Programming the device involves blowing those fuses along the paths that must 
be removed in order to obtain the particular configuration of the desired logic function. 
In this chapter, we introduce the configuration of PLDs and indicate procedures for their 
use in the design of digital systems. We also present CMOS FPGAs, which are configured 
by downloading a stream of bits into the device to configure transmission gates to estab-
lish the internal connectivity required by a specified logic function (combinational or 
sequential).   
A typical PLD may have hundreds to millions of gates interconnected through hun-
dreds to thousands of internal paths. In order to show the internal logic diagram of such 
a device in a concise form, it is necessary to employ a special gate symbology applicable 
to array logic.  Figure   7.1    shows the conventional and array logic symbols for a multiple‐
input OR gate. Instead of having multiple input lines into the gate, we draw a single line 
entering the gate. The input lines are drawn perpendicular to this single line and are 
connected to the gate through internal fuses. In a similar fashion, we can draw the array 
logic for an AND gate. This type of graphical representation for the inputs of gates will 
be used throughout the chapter in array logic diagrams.  
7.2    RANDOM-ACCESS MEMORY 
A memory unit is a collection of storage cells, together with associated circuits needed 
to transfer information into and out of a device. The architecture of memory is such that 
information can be selectively retrieved from any of its internal locations. The time it 
takes to transfer information to or from any desired random location is always the 
same—hence the name  random‐access memory,  abbreviated RAM. In contrast, the time 
required to retrieve information that is stored on magnetic tape depends on the location 
of the data. 
A memory unit stores binary information in groups of bits called  words . A word in 
memory is an entity of bits that move in and out of storage as a unit. A memory word 
is a group of 1’s and 0’s and may represent a number, an instruction, one or more 
alphanumeric characters, or any other binary‐coded information. A group of 8 bits is 
called a  byte . Most computer memories use words that are multiples of 8 bits in length. 
Thus, a 16‐bit word contains two bytes, and a 32‐bit word is made up of four bytes. The 
capacity of a memory unit is usually stated as the total number of bytes that the unit 
can store. 
(a) Conventional symbol
(b) Array logic symbol
FIGURE 7.1 
Conventional and array logic diagrams for OR gate       
Section 7.2  Random-Access Memory    301
Communication between memory and its environment is achieved through data input 
and output lines, address selection lines, and control lines that specify the direction of 
transfer. A block diagram of a memory unit is shown in  Fig.   7.2   . The  n  data input lines 
provide the information to be stored in memory, and the  n  data output lines supply the 
information coming out of memory. The  k  address lines specify the particular word 
chosen among the many available. The two control inputs specify the direction of trans-
fer desired: The  Write  input causes binary data to be transferred into the memory, and 
the  Read  input causes binary data to be transferred out of memory. 
The memory unit is specified by the number of words it contains and the number of 
bits in each word. The address lines select one particular word. Each word in memory 
is assigned an identification number, called an  address,  starting from 0 up to    2
k
- 1,    
where  k  is the number of address lines. The selection of a specific word inside memory 
is done by applying the  k ‐bit address to the address lines. An internal decoder accepts 
this address and opens the paths needed to select the word specified. Memories vary 
greatly in size and may range from 1,024 words, requiring an address of 10 bits, to    2
32
words, requiring 32 address bits. It is customary to refer to the number of words (or 
bytes) in memory with one of the letters K (kilo), M (mega), and G (giga). K is equal to 
2
10
,    M is equal to    2
20
,    and G is equal to    2
30
.    Thus,    64K= = 2
16
,2M= 2
21
,    and    4G G =2
32
.    
Consider, for example, a memory unit with a capacity of 1K words of 16 bits each. 
Since    1K= = 1,024 = 2
10
and 16 bits constitute two bytes, we can say that the memory 
can accommodate    2,048= = 2K bytes.     Figure   7.3    shows possible contents of the first 
three and the last three words of this memory. Each word contains 16 bits that can be 
divided into two bytes. The words are recognized by their decimal address from 0 to 
1,023. The equivalent binary address consists of 10 bits. The first address is specified with 
ten 0’s; the last address is specified with ten 1’s, because 1,023 in binary is equal to 
1111111111. A word in memory is selected by its binary address. When a word is read or 
written, the memory operates on all 16 bits as a single unit.  
The    1K* * 16    memory of  Fig.   7.3    has 10 bits in the address and 16 bits in each word. 
As another example, a    64K K *10    memory will have 16 bits in the address (since 
64K = 2
16
) and each word will consist of 10 bits. The number of address bits needed in 
Memory unit
2k words
n bit per word
k address lines
Read
Write
n data input lines
n data output lines
FIGURE 7.2 
Block diagram of a memory unit       
302    Chapter 7  Memory and Programmable Logic
a memory is dependent on the total number of words that can be stored in the memory 
and is independent of the number of bits in each word. The number of bits in the address 
is determined from the relationship    2
k
Ú m,    where  m  is the total number of words and 
k  is the number of address bits needed to satisfy the relationship. 
Write and Read Operations 
The two operations that RAM can perform are the write and read operations. As alluded 
to earlier, the write signal specifies a transfer‐in operation and the read signal specifies 
a transfer‐out operation. On accepting one of these control signals, the internal circuits 
inside the memory provide the desired operation. 
The steps that must be taken for the purpose of transferring a new word to be stored 
into memory are as follows: 
 
1.   Apply the binary address of the desired word to the address lines.  
 
2.   Apply the data bits that must be stored in memory to the data input lines.  
 
3.   Activate the write input.   
The memory unit will then take the bits from the input data lines and store them in the 
word specified by the address lines. 
The steps that must be taken for the purpose of transferring a stored word out of 
memory are as follows: 
 
1.   Apply the binary address of the desired word to the address lines.  
 
2.   Activate the read input.   
Memory content
1011010101011101
0000000000
1010101110001001
0000000001
0000110101000110
0000000010
0
1
2
1111111101
1111111110
1111111111
Memory address
Binary
Decimal
1021
1022
1023
1001110100010100
0000110100011110
1101111000100101
FIGURE 7.3 
Contents of a    1024 * 16    memory       
Documents you may be interested
Documents you may be interested