Problems    433
(d)   Write  Controller_BEH_1Hot an RTL description of a one‐hot controller implement-
ing the ASMD chart of  Fig.   8.22   (c). Write a test plan specifying the functionality that 
will be tested, and write a test bench to implement the plan. Execute the test plan and 
produce annotated simulation results relating the test plan to the waveforms produced 
in a simulation.  
(e)   Write  Count_Ones_BEH_1_Hot a top‐level module encapsulating the module  Con-
troller_BEH_1_Hot  and  Datapath_BEH . Write a test plan and a test bench, and verify 
the description. Produce annotated simulation results relating the test plan to the 
waveforms produced in a simulation.     
 
8.35   The HDL description and test bench for a circuit that counts the number of ones in a 
register are given in HDL Example 8.8. Modify the test bench and simulate the circuit to 
verify that the system operates correctly for the following patterns of data:    8′hff, 8′h0f, 
8′hf0, 8′h00, 8′haa, 8′h0a, 8′ha0, 8′h55, 8′h05, 8′h50, 8′ha5,    and    8′h5a.      
 
8.36   The design of a circuit that counts the number of ones in a register is carried out in Section 
8.10. The block diagram for the circuit is shown in  Fig.   8.22   (a), a complete ASMD chart 
for this circuit appears in  Fig.   8.22   (c), and structural HDL models of the datapath and 
controller are given in HDL Example 8.8. Using the operations and signal names indi-
cated on the ASMD chart, 
(a)   Design the control logic, employing one flip‐flop per state (a one‐hot assignment). List 
the input equations for the four flip‐flops.  
(b)   Write  Controller_Gates_1_Hot a gate‐level HDL structural description of the circuit, 
using the control designed in part (a) and the signals shown in the block diagram of 
Fig.   8.22   (a).  
(c)   Write a test plan and a test bench, and then verify the controller.  
(d)   Write  Count_Ones_Gates_1_Hot_STR a top‐level module encapsulating and integrating 
instantiations of  Controller_Gates_1_Hot  and  Datapath_STR . Write a test plan and a 
test bench to verify the description. Produce annotated simulation results relating the 
test plan to the waveforms produced in a simulation.     
 
8.37   Compared with the circuit presented in HDL Example 8.8, a more efficient circuit that 
counts the number of ones in a data word is described by the block diagram and the par-
tially completed ASMD chart in Fig. P8.37. This circuit accomplishes addition and shifting 
in the same clock cycle and adds the LSB of the data register to the counter register at 
every clock cycle. 
(a)   Complete the ASMD chart.  
(b)   Using the ASMD chart, write an RTL description of the circuit. A top‐level Verilog 
module,  Count_of_ones_2_Beh  is to instantiate separate modules for the datapath and 
control units.  
(c)   Design the control logic, using one flip‐flop per state (a one‐hot assignment). List the 
input equations for the flip‐flops.  
(d)   Write the HDL structural description of the circuit, using the controller designed in 
part (c) and the block diagram of  Fig.   P8.37   (a).  
(e)   Write a test bench to test the circuit. Simulate the circuit to verify the operation described 
in both the RTL and the structural programs.     
 
8.38   The addition of two signed binary numbers in the signed‐magnitude representation follows 
the rules of ordinary arithmetic: If the two numbers have the same sign (both positive or 
both negative), the two magnitudes are added and the sum has the common sign; if the 
two numbers have opposite signs, the smaller magnitude is subtracted from the larger and 
Adding pdf to powerpoint - C# Create PDF from PowerPoint Library to convert pptx, ppt to PDF in C#.net, ASP.NET MVC, WinForms, WPF
Online C# Tutorial for Creating PDF from Microsoft PowerPoint Presentation
how to convert pdf into powerpoint on; conversion of pdf to ppt online
Adding pdf to powerpoint - VB.NET Create PDF from PowerPoint Library to convert pptx, ppt to PDF in vb.net, ASP.NET MVC, WinForms, WPF
VB.NET Tutorial for Export PDF file from Microsoft Office PowerPoint
how to convert pdf to ppt; how to add pdf to powerpoint
434    Chapter 8  Design at the Register Transfer Level
the result has the sign of the larger magnitude. Write an HDL behavioral description for 
adding two 8‐bit signed numbers in signed‐magnitude representation and verify. The left-
most bit of the number holds the sign and the other seven bits hold the magnitude.    
 
8.39*   For the circuit designed in Problem 8.16, 
(a)   Write and verify a structural HDL description of the circuit. The datapath and control-
ler are to be described in separate units.  
(b)   Write and verify an RTL description of the circuit. The datapath and controller are to 
be described in separate units.     
 
8.40   Modify the block diagram of the sequential multiplier given in  Fig.   8.14   (a) and the ASMD 
chart in  Fig.   8.15   (b) to describe a system that multiplies 32‐bit words, but with 8‐bit (byte-
wide) external datapaths. The machine is to assert  Ready  in the (initial) reset state. When 
Start  is asserted, the machine is to fetch the data bytes from a single 8‐bit data bus in 
consecutive clock cycles (multiplicand bytes first, followed by multiplier bytes, least sig-
nificant byte first) and store the data in datapath registers.  Got_Data  is to be asserted for 
one cycle of the clock when the transfer is complete. When  Run  is asserted, the product is 
to be formed sequentially.  Done_Product  is to be asserted for one clock cycle when the 
multiplication is complete. When a signal  Send_Data  is asserted, each byte of the product 
is to be placed on an 8‐bit output bus for one clock cycle, in sequence, beginning with the 
least significant byte. The machine is to return to the initial state after the product has 
been transmitted. Consider safeguards, such as not attempting to send or receive data 
while the product is being formed. Consider also other features that might eliminate need-
less multiplication by 0. For example, do not continue to multiply if the shifted multiplier 
is empty of 1’s.   
 FIGURE P8.37  
(a) Alternative circuit for a ones counter 
(b) ASMD Chart for Problem 8.37  
Status
signals
Controller
Add_shift
Start
reset_b
Clock
Datapath
R1
R1[0]
Zero
...
R2
data
count
...
Ready
(a)
S_idle
Ready
1
Start
1
Zero
S_running
reset_b
R1<= data
R2<= 0
R2<= R2 + R1[0]
R1<= R1 >> 1
(b)
VB.NET PDF Library SDK to view, edit, convert, process PDF file
Capable of adding PDF file navigation features to your VB.NET program. Capable of adding PDF file navigation features to your VB.NET program. How To Tutorials.
how to convert pdf to powerpoint on; pdf to powerpoint converter
VB.NET PDF Page Insert Library: insert pages into PDF file in vb.
Support adding PDF page number. Offer PDF page break inserting function. DLLs for Adding Page into PDF Document in VB.NET Class. Add necessary references:
convert pdf back to powerpoint; export pdf into powerpoint
Problems    435
 
8.41   The block diagram and partially completed ASMD chart in  Fig.   P8.41    describe the be-
havior of a two‐stage pipeline that acts as a 2:1 decimator with a parallel input and output. 
Decimators are used in digital signal processors to move data from a datapath with a high 
clock rate to a datapath with a lower clock rate, converting data from a parallel format 
to a serial format in the process. In the datapath shown, entire words of data can be trans-
ferred into the pipeline at twice the rate at which the contents of the pipeline must be 
dumped into a holding register or consumed by some processor. The contents of the 
holding register  R0  can be shifted out serially, to accomplish an overall parallel‐to‐serial 
conversion of the data stream. The ASMD chart indicates that the machine has synchro-
nous reset to  S_idle where it waits until  rst  is de‐asserted and En is asserted. Note that 
synchronous transitions which would occur from the other states to  S_idle  under the 
action of  rst  are not shown. With  En  asserted, the machine transitions from  S_idle  to  S_1 
accompanied by concurrent register operations that load the MSByte of the pipe with 
Data  and move the content of  P1  to the LSByte ( P0 ). At the next clock, the state goes to 
S_full and now the pipe is full. If  Ld  is asserted at the next clock, the machine moves to 
S_1  while dumping the pipe into a holding register  R0 . If  Ld  is not asserted, the machine 
 FIGURE P8.41  
Two‐stage pipeline register: Datapath unit and ASMD chart       
P1<= Data
P0<= P1
Ld
Ld
1
R0<={P1, P0}
S_1
En
S_full
P1<= Data
P0<= P1
S_wait
1
1
1
rst
S_idle
{P1, P0}<={0, 0}
En
1
{P1, P0}<={0, 0}
P1<= Data
P0<= P1
(b)
8
8
8
Data
R0[15: 0]
P1[7: 0]
P0[7: 0]
P1[7: 0]
P0[7: 0]
(a)
C# PDF Library SDK to view, edit, convert, process PDF file for C#
Capable of adding PDF file navigation features to your C# program. Perform annotation capabilities to mark, draw, and visualize objects on PDF document page.
adding pdf to powerpoint; convert pdf to powerpoint slides
C# PDF insert image Library: insert images into PDF in C#.net, ASP
application? To help you solve this technical problem, we provide this C#.NET PDF image adding control, XDoc.PDF for .NET. Similar
convert pdf to powerpoint; converting pdf to ppt
436    Chapter 8  Design at the Register Transfer Level
enters  S_wait  and remains there until  Ld  is asserted, at which time it dumps the pipe and 
returns to  S_1  or to  S_idle depending on whether  En  is asserted, too. The data rate at    R
0
is one‐half the rate at which data are supplied to the unit from an external datapath. 
(a)   Develop the complete ASMD chart.  
(b)   Using the ASMD chart developed in (a), write and verify an HDL model of the 
datapath.  
(c)   Write and verify a Verilog behavioral model of the control unit.  
(d)   Encapsulate the datapath and controller in a top‐level module, and verify the integrated 
system.      
 
8.42   The count‐of‐ones circuit described in  Fig.   8.22    has a latency that is to be eliminated. It 
arises because the status signal  E  is formed as the output of a flip‐flop into which the MSB 
of  R 1 is shifted. Develop a design that eliminates the latency.    
REFERENCES 
 
1.  A rnold,  M. G. 1999.  Verilog Digital Computer Design . Upper Saddle River, NJ: Prentice 
Hall. 
 
2.  B hasker,  J. 1997.  A Verilog HDL Primer . Allentown, PA: Star Galaxy Press. 
 
3.  B hasker,  J. 1998.  Verilog HDL Synthesis . Allentown, PA: Star Galaxy Press. 
 
4.  C iletti,  M. D. 2003.  Modeling, Synthesis, and Rapid Prototyping with Verilog HDL . Upper 
Saddle River, NJ: Prentice Hall. 
 
5.  C iletti,  M. D. 2010.  Advanced Digital Design with the Verilog HDL Upper Saddle River, 
NJ: Prentice Hall. 
 
6.  C lare,  C. R. 1971.  Designing Logic Systems Using State Machines . New York: McGraw‐
Hill. 
 
7.  H ayes,  J. P. 1993.  Introduction to Digital Logic Design . Reading, MA: Addison‐Wesley. 
 
8.   IEEE Standard Hardware Description Language Based on the Verilog Hardware Description 
Language  (IEEE Std 1364‐2005). 2005. New York: Institute of Electrical and Electronics 
Engineers. 
 
9.  M ano,  M. M. 1993.  Computer System Architecture,  3rd ed. Upper Saddle River, NJ: Prentice 
Hall. 
 
10.  M ano,  M. M., and C. R. K ime . 2005.  Logic and Computer Design Fundamentals,  3rd ed. 
Upper Saddle River, NJ: Prentice Hall. 
 
11.  P alnitkar,  S. 2003.  Verilog HDL: A Guide to Digital Design and Synthesis . Mountain View, 
CA: SunSoft Press (a Prentice Hall Title). 
 
12.  S mith,  D. J. 1996.  HDL Chip Design. Madison,  AL: Doone Publications. 
 
13.  T homas,  D. E., and P. R. M oorby . 2002.  The Verilog Hardware Description Language,  
5th ed. Boston: Kluwer Academic Publishers. 
 
14.  W inkler,  D., and F. P rosser . 1987.  The Art of Digital Design,  2nd ed. Englewood Cliffs, NJ: 
Prentice‐Hall.  
C# PDF Page Insert Library: insert pages into PDF file in C#.net
C# programmers are capable of adding and inserting (empty) PDF page or pages from various file formats, such as PDF, Tiff, Word, Excel, PowerPoint, Bmp, Jpeg
pdf to ppt converter online; online pdf converter to powerpoint
C# PDF insert text Library: insert text into PDF content in C#.net
Supports adding text to PDF in preview without adobe reader installed in ASP.NET. Powerful .NET PDF edit control allows modify existing scanned PDF text.
pdf to ppt; convert pdf pages to powerpoint slides
Web Search Topics    437
WEB SEARCH TOPICS 
Algorithmic state machine  
Algorithmic state machine chart  
Asynchronous circuit  
Decimator  
Digital control unit  
Digital datapath unit  
Mealy machine  
Moore machine      
Race condition
VB.NET PDF insert text library: insert text into PDF content in vb
VB.NET PDF - Insert Text to PDF Document in VB.NET. Providing Demo Code for Adding and Inserting Text to PDF File Page in VB.NET Program.
how to change pdf to powerpoint on; how to convert pdf into powerpoint
VB.NET PowerPoint: Add Image to PowerPoint Document Slide/Page
add, insert or delete any certain PowerPoint slide without guide on C#.NET PPT image adding library. powerful & profession imaging controls, PDF document, tiff
convert pdf file to ppt online; create powerpoint from pdf
438
Chapter 9 
Laboratory Experiments with 
Standard ICs and FPGAs     
9.1    INTRODUCTION TO EXPERIMENTS 
This chapter presents 17 laboratory experiments in digital circuits and logic design. The 
experiments give the student using this book hands‐on experience. The digital circuits 
can be constructed by using standard integrated circuits (ICs) mounted on breadboards 
that are easily assembled in the laboratory. The experiments are ordered according to 
the material presented in the book. The last section consists of a number of supplements 
with suggestions for using the Verilog HDL to simulate and verify the functionality of 
the digital circuits  presented in the experiments. If an FPGA prototyping board is avail-
able, the experiments can be implemented in an FPGA as an alternative to standard ICs. 
A logic breadboard suitable for performing the experiments must have the following 
equipment: 
 
1.   Light‐emitting diode (LED) indicator lamps.  
 
2.   Toggle switches to provide logic‐1 and logic‐0 signals.  
 
3.   Pulsers with push buttons and debounce circuits to generate single pulses.  
 
4.   A clock‐pulse generator with at least two frequencies: a low frequency of about 
1pulse per second to observe slow changes in digital signals and a higher frequency 
for observing waveforms in an oscilloscope.  
 
5.   A power supply of 5 V.  
 
6.   Socket strips for mounting the ICs.  
 
7.   Solid hookup wires and a pair of wire strippers for cutting the wires.   
Digital logic trainers that include the required equipment are available from several 
manufacturers. A digital logic trainer contains LED lamps, toggle switches, pulsers, 
C# PDF Annotate Library: Draw, edit PDF annotation, markups in C#.
Provide users with examples for adding text box to PDF and edit font size and color in text box field in C#.NET program. C#.NET: Draw Markups on PDF File.
how to change pdf to ppt on; convert pdf to ppt
VB.NET PDF File & Page Process Library SDK for vb.net, ASP.NET
page modifying page, you will find detailed guidance on creating, loading, merge and splitting PDF pages and Files, adding a page into PDF document, deleting
picture from pdf to powerpoint; pdf conversion to powerpoint
Section 9.1  Introduction to Experiments    439
avariable clock, a power supply, and IC socket strips. Some experiments may require 
additional switches, lamps, or IC socket strips. Extended breadboards with more solder-
less sockets and plug‐in switches and lamps may be needed. 
Additional equipment required is a dual‐trace oscilloscope (for Experiments 1, 2, 8, 
and 15), a logic probe to be used for debugging, and a number of ICs. The ICs required 
for the experiments are of the TTL or CMOS series 7400. 
The integrated circuits to be used in the experiments can be classified as small‐scale 
integration (SSI) or medium‐scale integration (MSI) circuits. SSI circuits contain indi-
vidual gates or flip‐flops, and MSI circuits perform specific digital functions. The eight 
SSI gate ICs  needed for the experiments—two‐input NAND, NOR, AND, OR, and 
XOR gates, inverters, and three‐input and four‐input NAND gates—are shown in 
Fig.  9.1   . The pin assignments for the gates are indicated in the diagram. The pins are 
numbered from 1 to 14. Pin number 14 is marked    V
CC
,    and pin number 7 is marked GND 
(ground). These are the supply terminals, which must be connected to a power supply 
of 5 V for proper operation of the circuit. Each IC is recognized by its identification 
number; for example, the two‐input NAND gates are found inside the IC whose number 
is 7400. 
Detailed descriptions of the MSI circuits can be found in data books published by 
the manufacturers. The best way to acquire experience with a commercial MSI circuit 
is to study its description in a data book that provides complete information on the 
internal, external, and electrical characteristics of integrated circuits. Various semicon-
ductor companies publish data books for the 7400 series. The MSI circuits that are 
needed for the experiments are introduced and explained when they are used for the 
first time. The operation of the circuit is explained by referring to similar circuits in 
previous chapters. The information given in this chapter about the MSI circuits should 
be sufficient for performing the experiments adequately. Nevertheless, reference to a 
data book will always be preferable, as it gives more detailed description of the circuits. 
We will now demonstrate the method of presentation of MSI circuits adopted here. To 
illustrate, we introduce the ripple counter IC, type 7493. This IC is used in Experiment1 
and in subsequent experiments to generate a sequence of binary numbers for verifying 
the operation of combinational circuits. 
The information about the 7493 IC that is found in a data book is shown in Figs. 9.2(a) 
and (b). Part (a) shows a diagram of the internal logic circuit and its connection to 
external pins. All inputs and outputs are given symbolic letters and assigned to pin 
numbers. Part (b) shows the physical layout of the IC, together with its 14‐pin assign-
ment to signal names. Some of the pins are not used by the circuit and are marked as 
NC  (no connection). The IC is inserted into a socket, and wires are connected to the 
various pins through the socket terminals. When drawing schematic diagrams in this 
chapter, we will show the IC in block diagram form, as in  Fig.   9.2   (c). The IC number 
(here, 7493) is written inside the block. All input terminals are placed on the left of the 
block and all output terminals on the right. The letter symbols of the signals, such as  A,  
R1 and  QA are written inside the block, and the corresponding pin numbers, such as 
14, 2, and 12, are written along the external lines.    V
CC
,    and  GND  are the power terminals 
connected to pins 5 and 10. The size of the block may vary to accommodate all input 
440    
FIGURE 9.1  
Digital gates in IC packages with identification numbers and pin assignments       
14
13
12
11
10
9
8
7
6
5
4
3
2
1
GND
2-input NAND
7400
V
CC
14
13
12
11
10
9
8
7
6
5
4
3
2
1
GND
Inverters
7404
V
CC
14
13
12
11
10
9
8
7
6
5
4
3
2
1
GND
3-input NAND
7410
V
CC
14
13
12
11
10
9
8
7
6
5
4
3
2
1
GND
2-input OR
7432
V
CC
14
13
12
11
10
9
8
7
6
5
4
3
2
1
GND
4-input NAND
7420
V
CC
14
13
12
11
10
9
8
7
6
5
4
3
2
1
GND
2-input NOR
7402
V
CC
14
13
12
11
10
9
8
7
6
5
4
3
2
1
GND
2-input AND
7408
V
CC
14
13
12
11
10
9
8
7
6
5
4
3
2
1
GND
2-input XOR
7486
V
CC
Section 9.1  Introduction to Experiments    441
and output terminals. Inputs or outputs may sometimes be placed on the top or the 
bottom of the block for convenience. 
The operation of the circuit is similar to the ripple counter shown in Fig. 6.8(a) with 
an asynchronous clear to each flip‐flop. When input  R1  or  R2  or both are equal to logic0 
FIGURE 9.2  
IC type 7493 ripple counter       
J
Q
QA
K
C
CLR
12
Input A
14
J
Q
QB
K
C
CLR
9
Input B
1
J
Q
QC
K
C
CLR
8
J
Q
QD
K
C
CLR
11
R1
R2
2
3
(a) Internal circuit diagram
A
B
R1
R2
QD
QC
QB
QA
GND
7493
14
1
2
3
12
9
8
11
10
5
(c) Schematic diagram
V
CC
14
13
12
11
10
9
8
7
6
5
4
3
2
1
7493
(b) Physical layout (NC: no connection)
A
NC
QA
QD
GND
QB
QC
B
R1
R2
NC
V
CC
NC
NC
442    Chapter 9  Laboratory Experiments
(ground), all asynchronous clears are equal to 1 and are disabled. To clear all four flip‐
flops to 0, the output of the NAND gate must be equal to 0. This is accomplished by 
having both inputs  R1  and  R2  at logic 1 (about 5 V). Note that the  J  and  K  inputs show 
no connections. It is characteristic of TTL circuits that an input terminal with no exter-
nal connections has the effect of producing a signal equivalent to logic 1. Note also that 
output  QA  is not connected to input  B  internally.   
The 7493 IC can operate as a three‐bit counter using input B and flip‐flops  QB,   QC 
and  QD . It can operate as a four‐bit counter using input  A  if output  QA  is connected 
to input  B . Therefore, to operate the circuit as a four‐bit counter, it is necessary to have 
an external connection between pin 12 and pin 1. The reset inputs,  R1  and  R2 at pins 2 
and 3, respectively, must be grounded. Pins 5 and 10 must be connected to a 5‐V power 
supply. The input pulses must be applied to input  A  at pin 14, and the four flip‐flop 
outputs of the counter are taken from  QA,   QB,   QC and  QD  at pins 12, 9, 8, and 11, 
respectively, with  QA  being the least significant bit. 
Figure   9.2   (c) demonstrates the way that all MSI circuits will be symbolized graph-
ically in this chapter. Only a block diagram similar to the one shown in this figure 
will be given for each IC. The letter symbols for the inputs and outputs in the IC block 
diagram will be according to the symbols used in the data book. The operation of the 
Table 9.1 
Integrated Circuits Required for the Experiments 
IC Number      Description  
Graphic Symbol  
In  Chapter   9     
In  Chapter   10     
Various gates 
Fig.   9.1    
Fig. 10.1 
7447 
BCD‐to‐seven‐segment decoder 
Fig.   9.8    
— 
7474 
Dual  D ‐type flip‐flops 
Fig.   9.13    
Fig. 10.9(b) 
7476 
Dual  JK ‐type flip‐flops 
Fig.   9.12    
Fig. 10.9(a) 
7483 
Four‐bit binary adder 
Fig.   9.10    
Fig. 10.2 
7493 
Four‐bit ripple counter 
Fig.   9.2    
Fig. 10.13 
74151 
8 *1    multiplexer 
Fig.   9.9    
Fig. 10.7(a) 
74155 
3 *8    decoder 
Fig.   9.7    
Fig. 10.6 
74157 
Quadruple    2* * 1    multiplexers 
Fig.   9.17    
Fig. 10.7(b) 
74161 
Four‐bit synchronous counter 
Fig.   9.15    
Fig. 10.14 
74189 
16 *4    random‐access memory 
Fig.   9.18    
Fig. 10.15 
74194 
Bidirectional shift register 
Fig.   9.19    
Fig. 10.12 
74195 
Four‐bit shift register 
Fig.   9.16    
Fig. 10.11 
7730 
Seven‐segment LED display 
Fig.   9.8    
— 
72555 
Timer (same as 555) 
Fig.   9.21    
— 
Documents you may be interested
Documents you may be interested