Section 9.19  Verilog HDL Simulation Experiments    483
to be released) to ensure that each action of the switch or pushbutton will produce only 
one pulse of  Start . If the counter, or a state machine, is in the reset state ( S_idle ) when 
the switch is closed, the pulse will launch the  activity of the counter or state machine. It 
will be necessary to open the switch (or release the pushbutton) before  Start  can be 
reasserted. Using the software pulser will allow each value of the count to be observed. 
If necessary, a simple synchronizer circuit can be used with  Pushed .  
Supplement to Experiment 2 (Section 9.3) 
The various logic gates and their propagation delays were introduced in the hardware 
experiment. In Section 3.10, a simple circuit with gate delays was investigated. As an 
introduction to the laboratory Verilog program, compile the circuit described in HDL 
Example 3.3 and then run the simulator to verify the waveforms shown in Fig. 3.38.  
Assign the following delays to the exclusive‐OR circuit shown in Fig. 3.32(a): 10 ns 
for an inverter, 20 ns for an AND gate, and 30 ns for an OR gate. The input of the circuit 
goes from    xy= 00    to    xy =01.    
 
(a)   Determine the signals at the output of each gate from    t= 0    to    = 50 ns.     
 
(b)   Write the HDL description of the circuit including the delays.  
FIGURE 9.25  
Pulser circuit for FPGA implementation of Experiment 1       
1
pushed
1
A2
S_pulse
Start
S_idle
S_wait
Pushed
reset_b
How to change pdf to powerpoint - C# Create PDF from PowerPoint Library to convert pptx, ppt to PDF in C#.net, ASP.NET MVC, WinForms, WPF
Online C# Tutorial for Creating PDF from Microsoft PowerPoint Presentation
adding pdf to powerpoint slide; pdf page to powerpoint
How to change pdf to powerpoint - VB.NET Create PDF from PowerPoint Library to convert pptx, ppt to PDF in vb.net, ASP.NET MVC, WinForms, WPF
VB.NET Tutorial for Export PDF file from Microsoft Office PowerPoint
image from pdf to powerpoint; how to add pdf to powerpoint presentation
484    Chapter 9  Laboratory Experiments
 
(c)   Write a stimulus module (similar to HDL Example 3.3) and simulate the circuit 
to  verify the answer in part (a).  
 
(d)   Implement the circuit with an FPGA and test its operation.    
Supplement to Experiment 4 (Section 9.5) 
The operation of a combinational circuit is verified by checking the output and compar-
ing it with the truth table for the circuit. HDL Example 4.10 (Section 4.12) demonstrates 
the procedure for obtaining the truth table of a combinational circuit by simulating it. 
 
(a)   In order to get acquainted with this procedure, compile and simulate HDL 
Example 4.10 and check the output truth table.  
 
(b)   In Experiment 4, you designed a majority logic circuit. Write the HDL gate‐level 
description of the majority logic circuit together with a stimulus for displaying the 
truth table. Compile and simulate the circuit and check the output response.  
 
(c)   Implement the majority logic circuit units in an FPGA and test its operation.    
Supplement to Experiment 5 (Section 9.6) 
This experiment deals with code conversion. A BCD‐to‐excess‐3 converter was designed 
in Section 4.4. Use the result of the design to check it with an HDL simulator. 
 
(a)   Write an HDL gate‐level description of the circuit shown in Fig. 4.4.  
 
(b)   Write a dataflow description using the Boolean expressions listed in Fig. 4.3.  
 
(c)   Write an HDL behavioral description of a BCD‐to‐excess‐3 converter.  
 
(d)   Write a test bench to simulate and test the BCD‐to‐excess‐3 converter circuit in 
order to verify the truth table. Check all three circuits.  
 
(e)   Implement the behavioral description with an FPGA and test the operation of the 
circuit.    
Supplement to Experiment 7 (Section 9.8) 
A four‐bit adder–subtractor is developed in this experiment. An adder–subtractor cir-
cuit is also developed in Section 4.5. 
 
(a)   Write the HDL behavioral description of the 7483 four‐bit adder.  
 
(b)   Write a behavioral description of the adder–subtractor circuit shown in  Fig.   9.11   .  
 
(c)   Write the HDL hierarchical description of the four‐bit adder–subtractor shown in 
Fig. 4.13 (including V). This can be done by instantiating a modified version of the 
four‐bit adder described in HDL Example 4.2 (Section 4.12).  
 
(d)   Write an HDL test bench to simulate and test the circuits of part (c). Check and 
verify the values that cause an overflow with    =1.     
 
(e)   Implement the circuit of part (c) with an FPGA and test its operation.    
Online Convert PowerPoint to PDF file. Best free online export
Online Powerpoint to PDF Converter. Download Free Trial. Then just wait until the conversion from Powerpoint to PDF is complete and download the file.
pdf into powerpoint; how to convert pdf slides to powerpoint presentation
RasterEdge XDoc.PowerPoint for .NET - SDK for PowerPoint Document
Able to view and edit PowerPoint rapidly. Convert. Convert PowerPoint to PDF. Convert PowerPoint to HTML5. Convert PowerPoint to Tiff. Convert PowerPoint to Jpeg
convert pdf into ppt; pdf to powerpoint converter online
Section 9.19  Verilog HDL Simulation Experiments    485
Supplement to Experiment 8 (Section 9.9) 
The edge‐triggered  D  flip‐flop 7474 is shown in  Fig.   9.13   . The flip‐flop has asynchronous 
preset and clear inputs. 
 
(a)   Write an HDL behavioral description of the 7474  D  flip‐flop, using only the  Q  
output. (Note that when    Preset= 0,     Q  goes to 1, and when    Preset = 1    and 
Clear = 0,     Q  goes to 0. Thus,  Preset  takes precedence over  Clear .)  
 
(b)   Write an HDL behavioral description of the 7474  D  flip‐flop, using both outputs. 
Label the second output  Q_not,  and note that this is not always the complement 
of Q. (When    Preset =Clear =0,    both  Q  and  Q_not  go to 1.)    
Supplement to Experiment 9 (Section 9.10) 
In this hardware experiment, you are asked to design and test a sequential circuit whose 
state diagram is given by  Fig.   9.14   . This is a Mealy model sequential circuit similar to the 
one  described in HDL Example 5.5 (Section 5.6). 
 
(a)   Write the HDL description of the state diagram of  Fig.   9.14   .  
 
(b)   Write the HDL structural description of the sequential circuit obtained from the 
design. (This is similar to HDL Example 5.7 in Section 5.6.)  
 
(c)    Figure   9.24   (c) (Section 9.18) shows a control state diagram. Write the HDL descrip-
tion of the state diagram, using the one‐hot binary assignment (see Table 5.9 in 
Section 5.7) and four outputs—   T
0
,T
1
,T
2
,    and    T
3
 
 
(d)   Write a behavioral model of the datapath unit, and verify that the interconnected 
control unit and datapath unit operate correctly.  
 
(e)   Implement the integrated circuit with an FPGA and test its operation.    
Supplement to Experiment 10 (Section 9.11) 
The synchronous counter with parallel load IC type 74161 is shown in  Fig.   9.15   . This 
circuit is similar to the one described in HDL Example 6.3 (Section 6.6), with two excep-
tions: The load input is enabled when equal to 0, and there are two inputs ( P  and  T ) that 
control the count. Write the HDL description of the 74161 IC. Implement the counter 
with an FPGA and test its operation.  
Supplement to Experiment 11 (Section 9.12) 
A bidirectional shift register with parallel load is designed in this experiment by using 
the 74195 and 74157 IC types. 
 
(a)   Write the HDL description of the 74195 shift register. Assume that inputs  J  and    K
are connected together to form the serial input.  
 
(b)   Write the HDL description of the 74157 multiplexer.  
C# WinForms Viewer: Load, View, Convert, Annotate and Edit
to PDF; Convert PowerPoint to PDF; Convert Image to PDF; Convert Jpeg to PDF; Merge PDF Files; Split PDF Document; Remove Password from PDF; Change PDF Permission
drag and drop pdf into powerpoint; how to change pdf to ppt on
How to C#: Overview of Using XDoc.PowerPoint
How to C#: Overview of Using XDoc.PowerPoint. Overview for How to Use XDoc.PowerPoint in C# .NET Programming Project. PowerPoint Conversion.
export pdf into powerpoint; pdf to ppt
486    Chapter 9  Laboratory Experiments
 
(c)   Obtain the HDL description of the four‐bit bidirectional shift register that has 
been designed in this experiment. (1) Write the structural description by instanti-
ating the two ICs and specifying their interconnection, and (2) write the behav-
ioral description of the circuit, using the function table that is derived in this design 
experiment.  
 
(d)   Implement the circuit with an FPGA and test its operation.    
Supplement to Experiment 13 (Section 9.14) 
This experiment investigates the operation of a random‐access memory (RAM). The 
way a memory is described in HDL is explained in Section 7.2 in conjunction with HDL 
Example 7.1. 
 
(a)   Write the HDL description of IC type 74189 RAM, shown in  Fig.   9.18   .  
 
(b)   Test the operation of the memory by writing a stimulus program that stores bi-
nary 3 in address 0 and binary 1 in address 14. Then read the stored numbers from 
the two addresses to check whether the numbers were stored correctly.  
 
(c)   Implement the RAM with an FPGA and test its operation.    
Supplement to Experiment 14 (Section 9.15) 
 
(a)   Write the HDL behavioral description of the 74194 bidirectional shift register with 
parallel load shown in  Fig.   9.19   .  
 
(b)   Implement the shift register with an FPGA and test its operation.    
Supplement to Experiment 16 (Section 9.17) 
A parallel adder with an accumulator register and a memory unit is shown in the block 
diagram of  Fig.   9.23   . Write the structural description of the circuit specified by the 
block  diagram. The HDL structural description of this circuit can be obtained by 
instantiating the various components. An example of a structural description of a 
design can be found in HDL Example 8.4 in Section 8.6. First, it is necessary to write 
the behavioral description of each component. Use counter 74161 instead of 7493, and 
substitute the  D  flip‐flop 7474 instead of the  JK  flip‐flop 7476. The block diagram of 
the various components can be found from the list in  Table   9.1   . Write a test bench for 
each model, and then write a test bench to verify the entire design. Implement the 
circuit with an FPGA and test its operation.  
Supplement to Experiment 17 (Section 9.18) 
The block diagram of a four‐bit binary multiplier is shown in  Fig.   9.24   . The multiplier 
can be described in one of two ways: (1) by using the register transfer level statements 
listed in part (b) of the figure or (2) by using the block diagram shown in part (a) of the 
C# HTML5 Viewer: Load, View, Convert, Annotate and Edit PowerPoint
Such as load and view PowerPoint without Microsoft Office software installed, convert PowerPoint to PDF file, Tiff image and HTML file, as well as add
create powerpoint from pdf; add pdf to powerpoint slide
VB.NET PowerPoint: Read, Edit and Process PPTX File
create image on desired PowerPoint slide, merge/split PowerPoint file, change the order of How to convert PowerPoint to PDF, render PowerPoint to SVG
image from pdf to ppt; convert pdf into ppt online
Section 9.19  Verilog HDL Simulation Experiments    487
figure. The description of the multiplier in terms of the register transfer level (RTL) 
format is carried out in HDL Example 8.5 (Section 8.7). 
 
(a)   Use the integrated circuit components specified in the block diagram to write the 
HDL structural description of the binary multiplier. The structural description is 
obtained by using the module description of each component and then instantiating 
all the components to show how they are interconnected. (See Section 8.5 for an 
example.) The HDL descriptions of the components may be available from the 
solutions to previous experiments. The 7483 is described with a solution to 
Experiment 7(a), the 7474 with Experiment 8(a), the 74161 with Experiment 10, 
and the 74194 with Experiment 14. The description of the control is available from 
a solution to Experiment 9(c). Be sure to verify each structural unit before 
attempting to verify the multiplier.  
 
(b)   Implement the binary multiplier with an FPGA. Use the pulser described in the 
supplement to Experiment 1.           
VB.NET PDF Password Library: add, remove, edit PDF file password
Add password to PDF. Change PDF original password. Remove password from PDF. Set PDF security level. VB: Change and Update PDF Document Password.
convert pdf into powerpoint online; pdf to powerpoint converter
C# powerpoint - Convert PowerPoint to PDF in C#.NET
C# PowerPoint - Convert PowerPoint to PDF in C#.NET. Online C# Tutorial for Converting PowerPoint to PDF (.pdf) Document. PowerPoint to PDF Conversion Overview.
how to change pdf to powerpoint format; convert pdf file to ppt online
488
Chapter 10 
Standard Graphic Symbols 
10.1    RECTANGULAR‐SHAPE SYMBOLS 
Digital components such as gates, decoders, multiplexers, and registers are available 
commercially in integrated circuits and are classified as SSI or MSI circuits. Standard 
graphic symbols have been developed for these and other components so that the user 
can recognize each function from the unique graphic symbol assigned to it. This stan-
dard, known as ANSI/IEEE Std. 91‐1984, has been approved by industry, government, 
and professional organizations and is consistent with international standards. 
The standard uses a rectangular‐shape outline to represent each particular logic func-
tion. Within the outline, there is a general qualifying symbol denoting the logical operation 
performed by the unit. For example, the general qualifying symbol for a multiplexer is 
MUX. The size of the outline is arbitrary and can be either a square or a rectangular shape 
with an arbitrary length–width ratio. Input lines are placed on the left and output lines are 
placed on the right. If the direction of signal flow is reversed, it must be indicated by arrows. 
The rectangular‐shape graphic symbols for SSI gates are shown in  Fig.   10.1   . The 
qualifying symbol for the AND gate is the ampersand (&). The OR gate has the qualify-
ing symbol that designates greater than or equal to 1, indicating that at least one input 
must be active for the output to be active. The symbol for the buffer gate is 1, showing 
that only one input is present. The exclusive‐OR symbol designates the fact that only 
one input must be active for the output to be active. The inclusion of the logic negation 
small circle in the output converts the gates to their complement values. Although the 
rectangular‐shape symbols for the gates are recommended, the standard also recognizes 
the distinctive‐shape symbols for the gates shown in Fig. 2.5. 
An example of an MSI standard graphic symbol is the four‐bit parallel adder shown 
in  Fig.   10.2   . The qualifying symbol for an adder is the Greek letter ∑. The preferred 
Section 10.1  Rectangular‐Shape Symbols    489
letters for the arithmetic operands are  P  and  Q . The bit‐grouping symbols in the two 
types of inputs and the sum  output are the decimal equivalents of the weights of the 
bits to the power of 2. Thus, the input labeled 3 corresponds to the value of 2 
3
= 8. The 
input carry is designated by  CI  and the output carry by  CO . When the digital compo-
nent represented by the outline is also a commercial integrated circuit, it is customary 
to write the IC pin number along each input and output. Thus, IC type 7483 is a four‐bit 
adder with look‐ahead carry. It is enclosed in a package with 16 pins. The pin numbers 
 FIGURE 10.1  
Rectangular‐shape graphic symbols for gates       
AND
&
OR
1
Buffer
1
XOR
=1
NAND
&
NOR
1
Inverter
1
XNOR
=1
FIGURE 10.2  
Standard graphic symbol for a four‐bit parallel adder, IC type 7483       
A1
S1
S2
S3
S4
A2
A3
A4
B1
B2
B3
B4
CI
CO
10
8
9
6
2
15
14
3
1
11
7
4
16
13
CI
CO
0
3
0
3
0
3
P
Q
490    Chapter 10  Standard Graphic Symbols
for the nine inputs and five outputs are shown in  Fig.   10.2   . The other two pins are for 
the power supply.   
Before introducing the graphic symbols of other components, it is necessary to review 
some terminology. As mentioned in Section 2.8, a positive‐logic system defines the more 
positive of two signal levels (designated by  H ) as logic 1 and the more negative signal 
level (designated by  L ) as logic 0. Negative logic assumes the opposite assignment. 
Athird alternative is to employ a mixed‐logic convention, where the signals are consid-
ered entirely in terms of their  H  and  L  values. At any point in the circuit, the user is 
allowed to define the logic polarity by assigning logic 1 to either the  H  or  L  signal. The 
mixed‐logic notation uses a small right‐angle‐triangle graphic symbol to designate a 
negative‐logic polarity at any input or output terminal. (See Fig. 2.10(f).) 
Integrated‐circuit manufacturers specify the operation of integrated circuits in terms of 
H  and  L  signals. When an input or output is considered in terms of positive logic, it is defined 
as  active high . When it is considered in terms of negative logic, it is defined as  active low .  
Active‐low inputs or outputs are recognized by the presence of the small‐triangle polarity‐ 
indicator symbol. When positive logic is used exclusively throughout the entire system, the 
small‐triangle polarity symbol is equivalent to the small circle that designates negation. In 
this book, we have assumed positive logic throughout and employed the small circle when 
drawing logic diagrams. When an input or output line does not include the small circle, we 
define it to be active if it is logic 1. An input or output that includes the small‐circle symbol 
is considered active if it is in the logic‐0 state. However, we will use the small‐triangle 
polarity symbol to indicate active‐low assignment in all drawings that represent standard 
diagrams. This will conform with integrated‐circuit data books, where the polarity symbol 
is usually employed. Note that the bottom four gates in  Fig.  10.1    could have been drawn 
with a small triangle in the output lines instead of a small circle. 
Another example of a graphic symbol for an MSI circuit is shown in  Fig.   10.3   . This 
is a 2‐to‐4‐line decoder representing one‐half of IC type 74155. Inputs are on the left 
and outputs on the right. The identifying symbol  X/Y  indicates that the circuit converts 
from code  X  to code  Y . Data inputs  A  and  B  are assigned binary weights 1 and 2 
equivalent to 2 
0
and 2 
1
, respectively. The outputs are assigned numbers from 0 to 3, 
corresponding to outputs  D  
0
through  D  
3
, respectively. The decoder has one active‐low 
input  E  
1
and one active‐high input  E  
2
. These two inputs go through an internal AND 
 FIGURE 10.3  
Standard graphic symbol for a 2‐to‐4‐line decoder (one‐half of IC type 74155)       
1
2
13
3
2
1
2
3
1
0
5
6
7
4
D0
D1
D2
E1
E2
D3
A
B
&
EN
X/Y
Section 10.2  Qualifying Symbols    491
gate to enable the decoder. The output of the AND gate is labeled  EN  (enable) and is 
activated when  E  
1
is at a low‐level state and  E  
2
at a high‐level state.   
10.2    QUALIFYING SYMBOLS 
The IEEE standard graphic symbols for logic functions provide a list of qualifying symbols 
to be used in conjunction with the outline. A qualifying symbol is added to the basic outline 
to designate the overall logic characteristics of the element or the physical characteristics 
of an input or output.  Table   10.1    lists some of the general qualifying symbols specified in 
the standard. A general qualifying symbol defines the basic function performed by the 
device represented in the diagram. It is placed near the top center position of the rectan-
gular‐shape outline. The general qualifying symbols for the gates, decoder, and adder were 
shown in previous diagrams. The other symbols are self‐explanatory and will be used later 
in diagrams representing the corresponding digital elements.  
Some of the qualifying symbols associated with inputs and outputs are shown in 
Fig.  10.4   . Symbols associated with inputs are placed on the left side of the column 
labeled  symbol . Symbols associated with outputs are placed on the right side of the 
column. The active‐low input or output symbol is the polarity indicator. As mentioned 
Table 10.1 
General Qualifying Symbols 
Symbol  
Description  
AND gate or function 
Ú1 
OR gate or function 
Buffer gate or inverter 
= 1 
Exclusive‐OR gate or function 
2k 
Even function or even parity 
element 
2k + 1 
Odd function or odd parity element 
X/Y 
Coder, decoder, or code converter 
MUX 
Multiplexer 
DMUX 
Demultiplexer 
a
Adder 
q
Multiplier 
COMP 
Magnitude comparator 
ALU 
Arithmetic logic unit 
SRG 
Shift register 
CTR 
Counter 
RCTR 
Ripple counter 
ROM 
Read‐only memory 
RAM 
Random‐access memory 
492    Chapter 10  Standard Graphic Symbols
 FIGURE 10.4  
Qualifying symbols associated with inputs and outputs       
EN
D
J, K, R, S, or T 
+
-
CT= 15
Active-low input or output
Logic negation input or output
Dynamic indicator input
Three-state output
Open-collector output
Output with special amplification
Enable input
Data input to a storage element
Flip-flop inputs
Shift right
Shift left
Countup
Countdown
Contents of register equals binary 15
Description
Symbol
Documents you may be interested
Documents you may be interested