Answers to Selected Problems    533
8.11      D
A
AAx    
D
B
=ABxABy xy     
8.16   RTL notation: 
s0: (initial state) If    start =0    go back to state s0, If   (start= 1)    then 
BR
d
multiplicandAR
d
multiplierPR
d
0,    go to s1.  
  s1: (check AR for Zero)    Zero= 1    if    AR = 0,    if    (Zero= 1)    then go back to s0 
(done) If    (Zero= 0)    then go to s1,    PR
d
PR BRAR
d
AR - 1.      
The internal architecture of the datapath consists of a double‐width register to 
hold the product (PR), a register to hold the multiplier (AR), a register to hold 
the multiplicand (BR), a double‐width parallel adder, and single‐width parallel 
adder. The single‐width adder is used to implement the operation of decrement-
ing the multiplier unit. Adding a word consisting entirely of 1s to the multiplier 
accomplishes the 2’s complelment subtraction of 1 from the multiplier. Fig-
ure8.16 (a) below shows the ASMD chart, block diagram, and controller of othe 
circuit. Figure8.16 (b) shows the internal architecture of the datapath. Figure 
8.16 (c) shows the results of simulating the circuit.     
0
60
120
180
240
Name
reset_b
clock
Start
A2
A3
state[2: 0]
set_E
clr_E
set_F
clr_A_F
incr_A
A[3: 0]
E
F
1
0
2
1
0
1
2
3
4
5
6
7
8
9
a
b
2
c
4
d
1
0
1
2
Converting pdf to ppt - C# Create PDF from PowerPoint Library to convert pptx, ppt to PDF in C#.net, ASP.NET MVC, WinForms, WPF
Online C# Tutorial for Creating PDF from Microsoft PowerPoint Presentation
converting pdf to powerpoint online; pdf into powerpoint
Converting pdf to ppt - VB.NET Create PDF from PowerPoint Library to convert pptx, ppt to PDF in vb.net, ASP.NET MVC, WinForms, WPF
VB.NET Tutorial for Export PDF file from Microsoft Office PowerPoint
and paste pdf into powerpoint; convert pdf to ppt online
534    Answers to Selected Problems
Controller
start
reset_b
clock
Datapath
AR
zero
data_AR
done
data_BR
...
...
BR
...
PR
16
16
s0
done
1
start
reset_b
AR<= data_A
BR<= data_B
PR<= 0
s1
Ld_regs
Add_decr
Ld_regs
Zero
Add_decr
1
PR<= PR + BR
AR<= AR -1
16
PR
Note: Form Zero as the output of an OR gate whose inputs
are the bits of the register AR.
(a) ASMD chart, block diagram, and controller
Zero
Start
reset_b
clock
s0= s1
D
Controller
done
Ld_regs
Add_decr
Online Convert PowerPoint to PDF file. Best free online export
Creating a PDF from PPTX/PPT has never been so easy! Easy converting! We try to make it as easy as possible to convert your PPTX/PPT files to PDF.
and paste pdf to powerpoint; how to convert pdf to ppt for
How to C#: Convert PDF, Excel, PPT to Word
How to C#: Convert PDF, Excel, PPT to Word. Online C# Tutorial for Converting PDF, MS-Excel, MS-PPT to Word. PDF, MS-Excel, MS-PPT to Word Conversion Overview.
convert pdf to editable powerpoint online; pdf page to powerpoint
Answers to Selected Problems    535
(b) Datapath
AR
data_AR
Add_decr
Ld_regs
16
1
0
16
...
...
1
0
16
16
16
16
All1’s
mux
mux
data_BR
Ld_regs
mux
1
0
16
16
32
PR
BR
32
...
All0’s
16
32
...
...
Note: all registers have active-low
asynchronous reset
32
0
Ld_regs
1
0
32
Add_decr
1
0
mux
mux
0
40
80
120
160
200
Name
reset_b
clock
start
Ld_regs
Add_decr
zero
state
data_AR[7: 0]
data_BR[7: 0]
AR[7: 0]
BR[7: 0]
done
PR[15: 0]
0
0
5
0
20
4
3
40
20
5
2
60
1
80
3
0
100
(c) Simulation results
20
4
0
3
9
18
2
1
27
0
36
0
4
9
9
4
VB.NET PowerPoint: Convert & Render PPT into PDF Document
This VB.NET PowerPoint to PDF conversion tutorial will illustrate our effective PPT to PDF converting control SDK from following aspects.
converting pdf to ppt; convert pdf slides to powerpoint
VB.NET PowerPoint: Customize PPT Document Rendering Options in VB.
to render and convert PPT slide to various formats, including PDF, BMP, TIFF, SVG, PNG, JPEG, GIF and JBIG2. In the process of converting PPT slide to any of
pdf to ppt converter online; adding pdf to powerpoint
536    Answers to Selected Problems
8.17      (2
n
- 1)(2
n
-1) 6 (2
2n
- 1) for nÚ Ú 1     
8.18   (a) The maximum product size is 32 bits available in registers A and Q
(b) P counter must have 5 bits to load 16 (binary 10000) initially. 
(c) Z (zero) detection is generated with a 5‐input NOR gate.  
8.20      2(n+ 1)t     
8.21      
State codes:
G1
G0
S_idle
S_add
S_shift
unused
0
0
1
0
0
1
0
0
Q[0]
Mux_1
Mux_2
2× 4 Decoder
C
D
C
D
0
Zero
1
E
s
1
s
0
s
1
s
0
Start
0
0
0
clock
reset_b
G
1
G
0
Start
Shift_left
0
1
0
2
0
3
1
2
3
1
2
3
Load_regs
Add_regs
8.30   (a)    = 1     (b)    = 0     
8.31      A = 0110, B B =0010, C= = 0000.        
A*B =1100    
A  B B = = 0110    
A && C C = 0    
A + B= 1000        A¿B B = = 0100    
 A A = 1    
A - B= 0100        &A A = 0       A 6 B B = 0      
C =1111    
C = 1    
A 7 7 B= 1    
A & B= = 0010    
A  B B = 1    
A != B B = 1    
VB.NET PowerPoint: Complete PowerPoint Document Conversion in VB.
image or document formats, such as PDF, BMP, TIFF that can be converted from PPT document, please corresponding VB.NET guide for converting PowerPoint document
convert pdf to ppt online without email; convert pdf into powerpoint
VB.NET PowerPoint: Process & Manipulate PPT (.pptx) Slide(s)
control add-on can do PPT creating, loading controls, PDF document, image to pdf files and for capturing, viewing, processing, converting, compressing and
how to convert pdf to powerpoint in; chart from pdf to powerpoint
Answers to Selected Problems    537
8.39
Block diagram and ASMD chart:  
The HDL description is available on the Companion Website. Simulation results for 
Problem 8.39 follow:      
Controller
Add_decr
Ld_regs
Start
reset_b
Clock
Datapath
AR
Zero
...
BR
...
PR
...
data_AR
PR
done
data_BR
16
16
16
Zero
1
1
S1
S0
done
Add_decr
reset_b
Ld_regs
PR<= PR + BR
AR<=AR- 1
AR<=data_A
BR<=data_B
PR<= 0
Start
C# TIFF: Learn to Convert MS Word, Excel, and PPT to TIFF Image
doc.ConvertToDocument(DocumentType.TIFF, @"output.tif"); C# Demo for Converting PowerPoint to TIFF. Add references (Extra); Load your PPT (.pptx) document.
drag and drop pdf into powerpoint; how to add pdf to powerpoint slide
VB.NET PowerPoint: Convert PowerPoint to BMP Image with VB PPT
in VB class for rendering and converting PowerPoint presentations converters, such as VB.NET PDF Converter, Excel to the corresponding guide on C# PPT to BMP
add pdf to powerpoint; converting pdf to powerpoint slides
538    Answers to Selected Problems
Name
0
30
60
90
120
reset_b
clock
start
Ld_regs
Add_decr
zero
state
data_AR[7: 0]
data_BR[7: 0]
AR[7: 0]
BR[7: 0]
done
PR[15: 0]
0
0
5
0
4
20
0
0
5
0
20
4
3
40
5
20
2
60
1
80
3
0
100
20
9
4
How to C#: Convert Word, Excel and PPT to PDF
How to C#: Convert Word, Excel and PPT to PDF. Online C# Tutorial for Converting MS Office Word, Excel and PowerPoint to PDF. MS Office
conversion of pdf to ppt online; convert pdf to powerpoint
539
Index 
ABEL,  332   
Absorption theorem,  45   
Abstract behavioral model,  109   
Adders and subtractors (experiment) 
adder–subtractor (four-bit),  456 – 457  
full adder,  455  
half adder,  455  
magnitude comparator,  457  
parallel adder,  455 – 456   
Additive identity,  40   
Algebraic manipulation, of Boolean 
function,  48 – 49   
Algorithmic state machine and 
datapath (ASMD) charts, 
370 – 371  
controller and datapath hardware 
design,  376  
control logic,  379 – 381 ,  396 ,  398  
design examples,  371 – 381  
register transfer representation, 
377 – 378  
state table,  378 – 379  
timing sequence,  374 – 376   
Algorithmic state machines (ASMs), 
363 – 371  
algorithmic state machine and 
datapath (ASMD) charts, 
370 – 371  
design examples,  371 – 381  
binary code assignment,  365 – 366  
block,  368 – 369  
chart,  365 – 368  
conditional box and examples,  367  
control logic,  364  
control unit,  364  
datapath unit,  364  
decision box of an ASM chart,  366  
Mealy-type signals,  366 – 368  
simpli cations,  369  
state and decision boxes of,  366  
style of state box,  365 – 366  
timing considerations,  369 – 370   
always  block,  358   
always  statement,  164 ,  176 ,  217 ,  219 ,  228 , 
290 ,  354 – 355 ,  382   
American Standard Code for 
Information Interchange 
(ASCII),  24 – 26   
Analog-to-digital converter,  2   
ANDed with an expression,  53   
AND gate,  30 ,  32 – 33 ,  42 ,  46 – 47 ,  50 , 
57 – 58 ,  60 ,  65 ,  90 ,  113 ,  321 ,  323   
ANDing of maxterms,  55   
AND-invert graphic symbol,  92   
AND-invert symbol,  90 – 91   
AND–NOR diagrams,  98 – 99   
AND–OR diagrams,  90 ,  98 – 99   
AND–OR–INVERT function, 
97 – 98   
Application-speci c integrated circuit 
(ASIC),  68   
Arithmetic addition,  39   
Arithmetic operations,  5   
ASCII NAK (negative acknowledge) 
control character,  27   
assign  statement,  115 ,  164 ,  171 ,  228 , 
354 – 355 ,  361   
Associative law,  39  
algebraic proofs of,  45   
Asynchronous sequential circuit,  191    
Backspace (BS) control,  26   
Base- r  system,  4 ,  10   
Base-8 system,  4   
BCD adder,  144 – 146   
BCD code,  22 – 23   
BCD ripple counter,  269 – 271   
BCD synchronous counter,  275   
begin  keyword,  115 ,  177 ,  217   
Behavioral modeling,  174 – 176   
Bidirectional shift register,  264 ,  352   
Bilateral switch,  514 – 515   
Binary adder–subtractor, of 
combinational circuits,  133 – 144  
binary adder,  136 – 138  
binary subtractor,  141 – 142  
carry propagation,  138 – 141  
full adder,  135 – 136  
half adder,  134  
overfl ow,  143 – 144   
Binary and decimal numbers 
(experiment) 
BCD count,  444 – 445  
binary count,  443  
540    Index
Binary and decimal numbers (cont.)
counts,  446  
oscilloscope,  444  
output pattern,  445   
Binary cell,  27   
Binary-coded decimal (BCD),  130 – 131  
additions,  20 – 21  
code,  22 – 23   
Binary codes,  2 ,  18 – 27  
8, 4, −2, −1 code,  22 – 23  
addition of decimal numbers,  21  
ASCII character code,  24 – 26  
BCD code,  20 – 23  
2421 code,  22 – 23  
error-detecting code,  26 – 27  
excess-3 code,  22 – 23  
Gray code,  23 – 24  
subtraction of decimal numbers,  21   
Binary digit,  See  Bit  
Binary information processing,  29 – 30   
Binary information processing, of 
digital logic circuits,  30   
Binary logic: 
de nition of,  30 – 31  
logic gates,  31 – 33   
Binary multiplier,  146 – 148   
Binary multiplier, HDL description of, 
402 – 411  
behavioral description of a parallel 
multiplier,  409 – 411  
datapath unit,  403  
testing the multiplier,  405 – 409   
Binary multiplier (experiment), 
478 – 480  
block diagram,  478  
checking the multiplier,  479  
control of registers,  478 – 479  
datapath design,  479  
design of control,  479  
multiplication example,  479   
Binary numbers,  3 – 6 ,  9 – 10  
arithmetic operations,  5 – 6  
complement of,  10 – 11  
sum of two,  6   
Binary operator: 
*,  39  
+,  39  
•,  40  
de nition,  38   
Binary ripple counter,  267 – 269   
Binary signals,  3 ,  32   
Binary storage,  27 – 30   
Binary synchronous counter,  271 – 272  
with parallel load,  276 – 278  
up–down,  272 – 275   
Bipolar transistors,  507   
Bit,  2 ,  5   
Blocking assignments,  219 – 220 ,  355   
Block statement,  115   
Boolean algebra,  30 ,  47 ,  126  
application in gate-type circuits,  42  
axiomatic de nition of,  40 – 43  
basic de nitions,  38 – 40  
basic theorems,  43 – 45  
canonical forms,  51 – 58  
conversion between,  55 – 56  
duality,  43  
maxterms,  51 – 52  
ANDing of,  55  
de nition,  55  
product of,  54 – 55  
miniterms,  51 – 52  
de nition,  55  
sum of,  52 – 53  
operator procedure,  45 – 46  
standard forms,  56 – 58  
two-valued,  41 – 43   
Boolean expressions, for HDL,  115 – 116   
Boolean function,  126  
algebraic manipulation,  48 – 49  
complement of,  49 – 50  
de nition,  46  
implementation with gates,  48  
multilevel NAND circuit,  93 – 95  
with NAND gates,  90 – 91  
NOR implementation,  95 – 97  
16 possible functions,  58 – 60  
product-of-sums form of,  84 – 88  
sum-of-products form,  84 – 88  
in truth table,  46  
two-level implementation of,  91 – 93   
Boolean function simpli cation 
(experiment) 
Boolean functions in sum-of-
minterms form,  449  
complement,  449  
gate ICs,  448  
logic diagram,  448   
Bubble,  60   
Buffer circuit,  60   
Built-in system functions,  178   
Byte,  5 ,  26    
Carriage return (CR) control,  26   
Cascaded NAND gates,  63   
case  expression,  176 ,  382   
case  items,  175   
case  statement,  175 ,  362 ,  403   
casex  construct,  176   
casex  statement,  362   
casez  construct,  176   
Central processing unit,  2   
Characteristic tables, for fl ip-fl op,  201 – 202   
Chip,  66   
Clear operation,  351   
Clocked sequential circuits,  191   
Clock generator,  191   
Clock-pulse generator (experiment), 
474 – 475  
circuit operation,  473 – 474  
IC timer,  473   
Clock pulses,  191   
Closed structure,  42   
2421 code,  22 – 23   
Code converters (experiment) 
Gray code to equivalent binary,  452  
nine’s complementer,  452  
seven-segment display,  452 – 453   
Coef cients, of binary number system,  4   
Combinational circuits: 
analysis procedure,  126 – 129  
binary adder–subtractor,  133 – 144  
binary adder,  136 – 138  
binary subtractor,  141 – 142  
carry propagation,  138 – 141  
full adder,  135 – 136  
half adder,  134  
overfl ow,  143 – 144  
binary multiplier,  146 – 148  
block diagram,  125 – 126  
decimal adder,  144 – 146  
decoders,  150 – 155  
combinational logic 
implementation,  154 – 155  
deriving output Boolean functions, 
127 – 128  
design procedure,  129 – 133  
code conversion example,  130 – 133  
encoders,  155 – 157  
priority,  156 – 157  
feedback path,  127  
hardware description language 
(HDL) of,  164 – 181  
behavioral modeling,  174 – 176  
datafl ow modeling,  171 – 174  
example of test bench,  176 – 181  
gate-level modeling,  164 – 169  
three-state gates,  169 – 170  
magnitude comparator,  148 – 150  
multiplexer,  158 – 164  
used in design of digital systems,  126   
Combinational circuits (experiment) 
decoder implementation,  450 – 451  
design example,  450  
majority logic,  450  
parity generator,  450   
Combinational programmable logic 
device (PLD),  321   
Comma,  179   
Commutative law,  39 ,  42   
Index    541
Complementary metal-oxide 
semiconductor (CMOS),  67   
Complementary MOS (CMOS) circuits, 
510 – 513  
bilateral switch,  514 – 515  
characteristics,  513  
CMOS fabrication process,  513  
CMOS logic circuit,  513  
construction of exclusive-OR with 
transmission gates,  515  
74C series,  513  
four-to-one-line multiplexer,  515  
IC type 74C04,  513  
propagation delay time,  513  
static power dissipation of,  513  
transmission gate,  514 – 517   
Complements,  10 – 14 ,  44 ,  55 ,  87  
diminished radix,  10 – 11  
radix,  11 – 12  
subtracion with,  12 – 14   
Computer-aided design (CAD) systems, 
67 – 68 ,  118   
Computer-aided design of VLSI circuits, 
67 – 68   
Consensus theorem,  49   
Control characters,  25   
Controller, register-and-decoder 
scheme for the design of a,  411   
Control logic,  396 – 402  
ASMD charts,  379 – 381 , 
396 ,  398  
block diagram,  393  
D  fl ip-fl op,  401  
Gray code,  397 – 398  
inputs  Start  and  Zero  
decisions,  396  
one fl ip-fl op per state,  401 – 402  
one-hot assignment,  
397 ,  401 – 402  
sequence-register-and-decoder 
(manual) method,  398 – 401  
state assignment,  398  
steps when implementing,  397   
Counters: 
de ned,  255  
HDL for: 
ripple,  288 – 290  
synchronous,  287 – 288  
Johnson,  282 – 283  
ring,  280 – 282  
ripple: 
BCD,  269 – 271  
binary,  267 – 269  
symbols,  502 – 504  
synchronous: 
BCD,  275  
binary,  271 – 272  
binary counter with parallel load, 
276 – 278  
up–down binary,  272 – 275  
with unused states,  278 – 280   
Counters (experiment) 
binary counter with parallel load, 
462 – 463  
decimal counter,  461  
ripple counter,  461  
synchronous four-bit binary 
counter,  461   
Count operation,  351   
Crosspoint,  317    
Datafl ow modeling, of combinational 
logic,  171 – 174   
Datapath unit,  364   
Decimal adder, of combinational 
circuits,  144 – 146   
Decimal equivalent, of binary 
number,  4   
Decimal number system,  4   
Declaration of module,  112   
Decoders,  150 – 155  
combinational logic implementation, 
154 – 155   
default  keyword,  176   
Degenerate forms, of gates,  98 – 99   
Delay control operator,  218   
DeMorgan’s theorem,  45 ,  49 – 50 ,  55 ,  62 , 
84 ,  91 – 92   
Dependency notation,  493 – 495   
Depletion mode,  508   
Design entry,  109   
Design of combinational circuits, 
129 – 133   
D  fl ip-fl op,  198 – 200 ,  255 ,  263  
analysis,  210  
characteristic table,  202  
in combinational PAL,  330  
in control logic,  401  
graphic symbol for the 
edge-triggered,  200  
hold time,  199  
master–slave,  517  
positive-edge-triggered,  203  
setup time,  199   
Diffused channel,  508   
Digital age,  1   
Digital integrated circuits,  66 – 67  
fan-in,  67  
fan-out,  67  
noise margin,  67  
power dissipation,  67  
propagation delay,  67   
Digital logic circuits: 
binary information process,  30  
symbols for,  32   
Digital logic family,  66 – 67   
Digital logic gates,  60 – 65  
extension of multiple inputs,  62 – 63  
positive and negative logic,  63 – 65   
Digital logic gates (experiment) 
NAND circuit,  447 – 448  
propagation delay,  447  
truth table,  446  
universal NAND gate,  447  
waveforms,  446 – 447   
Digital systems,  1 – 3  
information-fl ow capabilities,  30   
Digital versatile disk (DVD),  3   
Diminished radix complement,  10 – 11   
$display  task,  178 – 179 ,  181   
Distributive law,  39 ,  42 ,  54 ,  57   
D  latch,  195 – 196 ,  457   
Documentation language,  109   
Don’t-care conditions,  88   
Don’t-care minterms,  88 – 90   
Dopants,  507   
Drain terminal,  508   
Duality principle,  43   
Dual theorem,  44    
Edge-sensitive cyclic behavior,  354   
Edge-triggered  D  fl ip-fl op,  330   
Eight-bit alphanumeric character 
code,  28   
Eight-bit code,  27   
8, 4, –2, –1 code,  22 – 23   
Electrically erasable PROM,  320   
Electronic design automation (EDA),  68   
else  statement,  222   
Emitter-coupled logic (ECL),  67   
Encoders,  155 – 157  
priority,  156 – 157   
End-around carry,  13   
end  keyword,  115 ,  177 ,  217   
endprimitive  117   
endtable  117   
Enhancement mode,  508   
Erasable PROM,  320   
Error-detecting and 
error-correcting codes: 
Hamming,  312 – 315  
single-error correction and double-
error detection,  315   
ETX (end of text),  26   
Event control expression,  175   
Event control operator,  218   
Excess-3 code,  22 – 23 ,  130   
Exclusive-NOR function,  103    
542    Index
Fan-in,  67   
Fan-out,  67   
Fault-free circuit,  110   
Fault simulation,  110   
Field,  39   
Field-programmable gate array 
(FPGA),  68 ,  299 ,  329 – 330 ,  438 , 
480 – 482 ,  See also  Xilinx FPGA  
File separator (FS) control,  26   
$finish  statement,  178   
$finish  system,  115   
Finite state machine (FSM),  364   
Five-variable K-map,  84   
Flash memory devices,  320   
Flip-fl op, de ned,  192   
Flip-fl op circuits,  259  
ASMD,  371  
characteristic table,  201 – 202  
Clear_b  input,  256  
clear or direct reset,  203  
clock response in,  197  
D  fl ip-fl op,  198 – 200 ,  255 ,  263  
analysis,  210  
characteristic table,  202  
in combinational PAL,  330  
graphic symbol for the 
edge-triggered,  200  
hold time,  199  
master–slave,  517  
positive-edge-triggered,  203  
setup time,  199  
direct inputs,  203  
input equation,  209 – 210  
JK  fl ip-fl op,  200 – 201 ,  263  
analysis,  210 – 213  
characteristic equation,  203  
characteristic table,  202  
master–slave,  198 ,  517  
positive-edge-triggered,  199  
signal transition,  197  
symbols,  497 – 499  
T  (toggle) fl ip-fl op,  200 – 201  
analysis,  213 – 214  
characteristic equation,  203  
characteristic table,  202   
Flip-fl op input equations,  209 – 210   
Flip-fl ops (experiment) 
D  latch,  457  
IC type fl ip-fl op,  459 – 460  
master–slave  D  fl ip-fl op,  458  
positive-edge-triggered fl ip-fl op,  459  
SR  latch,  457   
forever  loop,  359   
fork  …  join  block,  226   
for  loop,  360   
Four-bit data-storage register,  257   
Four-bit register,  256   
Four-bit universal shift register,  265   
Four-digit binary equivalent,  9   
Four-to-one-line multiplexer,  163   
Four-variable Boolean functions, map 
minimization of,  80 – 84   
Four-variable K-map,  80 – 84   
Franklin, Benjamin,  507   
Full-adder (FA) circuit,  261 – 262   
Functional errors,  109   
Functional veri cation,  181   
Function blocks,  332    
Gate delays,  113 – 115   
Gate instantiation,  112   
Gate-level minimization,  73  
AND–OR–INVERT 
implementation,  99 – 100  
don’t-care conditions,  88 – 90  
exclusive-OR (XOR) function, 
103 – 108  
odd function,  104 – 106  
parity generation and checking, 
106 – 108  
hardware description language 
(HDL),  108 – 118  
Boolean expressions,  115 – 116  
gate delays,  113 – 115  
user-de ned primitives (UDPs), 
116 – 118  
map method: 
 ve-variable K-map,  84  
four-variable K-map,  80 – 84  
prime implicants of a function, 
82 – 84  
three-variable K-map,  75 – 76  
two-variable K-map,  74 – 75  
NAND circuits,  90 – 91  
nondegenerate forms,  98 – 99  
OR–AND–INVERT 
implementation,  100  
product-of-sums simpli cation, 
84 – 88 ,  90  
tabular summary and example, 
100 – 102   
Gates with multiple inputs,  33   
Gate voltage,  508   
General-purpose digital computer,  2   
Giga (G) bytes,  5   
Graphical user interfaces (GUIs),  1   
Graphic symbols,  32   
Gray code,  23 – 24 ,  397 – 398   
Gray code to equivalent 
binary,  452    
Half adder,  167   
Hamming code,  312 – 315   
Hand-held devices,  190   
Hardware description language (HDL), 
68 ,  108 – 118  
algorithmic-based behavioral 
description,  381  
of binary multiplier,  402 – 411  
Boolean expressions,  115 – 116  
circuit demonstrating,  111  
combinational circuits,  164 – 181  
behavioral modeling,  174 – 176  
datafl ow modeling,  171 – 174  
example of test bench,  176 – 181  
three-state gates,  169 – 170  
description of design example, 
381 – 391  
gate delays,  113 – 115  
for ripple counter,  288 – 290  
RTL description,  381 – 385  
structural description,  381 ,  386 – 391  
switch-level modeling,  517 – 520  
for synchronous counter,  287 – 288  
testing of design description,  385 – 386  
transmission gate,  519 – 520  
user-de ned primitives (UDPs), 
116 – 118   
Hardware signal generators,  115   
HDL-based design methodology,  3   
Heuristics,  30   
Hexadecimal (base-16) number system, 
4 – 5 ,  8 – 10   
High-impedance state,  162 – 163   
Holes,  507   
Horizontal tabulation (HT) control,  26   
Huntington postulates,  42    
7493 IC,  439 ,  442 – 443   
IC type 74194,  470   
IC type fl ip-fl op,  459 – 460   
Identity element,  39   
if-else  statement,  174   
if  statement,  222   
if-then  statement,  353   
Implicit combinational logic,  116   
Incompletely speci ed functions,  88   
initial  block,  177 ,  179 ,  358   
initial  statement,  115 ,  177 ,  217 – 219   
input  declaration,  117   
3-input NAND gate,  63   
3-input NOR gate,  63   
Input–output signals for gates,  33   
Input–output units,  2   
Instantiation of module,  112   
Documents you may be interested
Documents you may be interested