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4.123
A FULLY RESONANT 
SELF-OSCILLATING CURRENT 
FED FET TYPE SINE 
WAVE INVERTER
4.1 INTRODUCTION
In this chapter we look at a power MOSFET (FET) version of the BJT current fed inverter 
previously described in Section 4.2.4. We will see that it has a radically different zero-voltage 
switching drive scheme, which has certain advantages and disadvantages as compared to 
the BJT version. The main advantage of this FET circuit is that it is not necessary to incor-
porate any delay into the switching action, so the need for overlap time in the switching 
devices is eliminated. This removes the “dead time” step, so that the resulting resonant 
voltage waveforms are nearly pure sine waves with very little harmonic content.
This chapter will not repeat the design of the inductor and transformer, or the theory of 
the resonant circuit, the discussion of Q and circulating currents, and other details relevant 
to the operation of the inverter since these are adequately described in Part 1, Chap. 23, 
and Part 4, Chap. 2, and a similar approach would be used to complete the design of the 
FET version.
It can be seen that the sine wave inverter of Part 1, Chap. 23 and the resonant lamp bal-
last of Part 4, Chap. 2 both use the same basic circuit, which is a self-oscillating, current-
fed, parallel resonant, sine wave inverter. The circuits presented in these previous sections 
use BJT switching devices. It may appear that FET transistors could be substituted into 
these circuits with appropriate changes to the transistor drive to accomplish much the same 
result. However, attempts to do this often lead to unreliable and unsatisfactory performance. 
Although it is not immediately obvious, the drive design for the FET version must be quite 
different from the BJT version.
As a first requirement, the gate drive circuit for FETs would need to incorporate delays, 
to simulate the natural delays present with BJTs as a result of the stored base charge recom-
bination times. These are required to ensure that both devices are never “off” at the same 
time. We should be aware that in a choke driven circuit, there must always be a defined 
path for the continuous current that flows in the series feed choke if we are to avoid damag-
ingly high voltage transients. Less obvious is the need to start the oscillatory action before 
applying high input voltages if catastrophic failure is to be avoided. In this chapter we will 
examine a new way to solve these problems.
CHAPTER 4
4.123
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4.124
PART 4
4.2 BASIC FET RESONANT INVERTER
The operation of the FET inverter circuit is best understood by looking first at the most 
basic circuit shown in Fig. 4.4.1. We will then look at the essential modifications necessary 
to obtain a reliable working circuit.
FIG. 4.4.1 Basic FET resonant inverter
In the basic circuit shown in Fig. 4.4.1, the gate drive is very similar to that of a bistable 
multivibrator. Once started, the circuit operates well under steady-state conditions without 
any modification. However, it will be seen later that there is a problem that can prevent it 
from starting reliably, and that the following modifications resolve this problem.
We begin by considering a starting condition as follows. The auxiliary voltage V
A
has 
been established, the input voltage V
IN
has been applied, and the circuit has stabilized to 
steady-state conditions. (In this example V
A
is 18 VDC, and V
IN
is 250 VDC, with respect 
to common).
Under these conditions, there will be a sine wave voltage across the parallel-connected 
resonant capacitor C
R
and the primary P1, as shown in Fig. 4.4.2c. Also, there will be a 
full-wave rectified sine wave voltage (or haversine, as shown in Fig. 4.4.2d) at node A, the 
center tap of P1. Since the input end of L1 is connected to DC (V
IN
), the voltage across 
L1 is a similar haversine with a DC offset. Note that all except the P1 voltage in Fig. 4.4.2 
are measured with respect to common. (The P1 voltage is measured with respect to Q2 
drain; see cautionary note, Fig. 1.23.10.)
To minimize line ripple, the choke L1 has a relatively large inductance (10 mH in this 
example), and carries a large DC component of current compared to the ac ripple current, 
so that the choke current is approximately constant. The haversine voltage at node A is well 
defined by the operation of L1 and the resonant circuit formed by the transformer primary 
inductance and C
R
.
As seen in Chap. 2 for steady-state conditions, the resonant circuit action automati-
cally adjusts the average voltage across L1 to zero because the forward and reverse flux 
excursions in L1 during each cycle must equal. This causes the net current change in L1 
each cycle to be zero and the mean current to remain constant at that required by the load. 
Thus the average value of the haversine voltage at node A is equal to the DC input voltage 
V
IN
. Notice that if the average haversine voltage is less than V
IN
, the current in L1 increases, 
and the haversine voltage increases, until the net inductor voltage over a cycle is zero, and 
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4. A FULLY RESONANT SELF-OSCILLATING CURRENT FED
4.125
vice versa. The average of a haversine is 2/P of the peak. Hence in this example, the peak 
haversine voltage V
P
is
V
P
V
AVG
P/2  250P/2  393 V.
To find the peak voltage across the FETs, note that the peak voltage of the haversine occurs 
across half the primary turns at a moment when one end of P1 is tied to zero by the “on” 
FET. Thus the peak voltage stress across the total primary turns, and from drain to source 
across the “off” FET, is 2(393) or 786 V in this example.
In Fig. 4.4.1 at any given moment, one of the two power MOSFET switches Q1 and 
Q2 will be in the current-conducting “on” state, and the other in the current-blocking “off”
state. The two resistors R1 and R2 are gate pull-up resistors, which apply the turn “on” volt-
ageV
A
to the gates of the two FETs when the clamp diode D1 or D2 is not conducting.
We can see that the two diodes D1 and D2 are configured so that when one drain volt-
age is zero, the corresponding diode clamps the opposite FET gate to a diode drop above 
zero (which is low enough to ensure the FET is “off”). As the drain voltage rises above V
A
the diode becomes back-biased, and the opposite gate is taken to V
A
by the gate resistor, 
turning the opposite FET “on.”
Looking in more detail, consider an instant when Q1 is “off,” Q2 is “on,” and the volt-
age at Q1 drain is say 20 V and falling rapidly towards zero. This is just before time t
1
FIG. 4.4.2 Voltage waveforms in the resonant inverter. a) Q1 drain, b) Q2 drain, 
c) P1, which is measured with respect to Q2 drain, not common, d) Haversine at node 
A, e) Q1 gate, f) Q2 gate
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4.126
PART 4
in Fig. 4.4.2. At this instant the voltage at Q2 drain is zero, and as D2 is forward biased, 
it clamps the voltage at Q1 gate (Fig. 4.4.2e) to the forward drop of D2 (about 0.7 volts), 
which maintains Q1 “off.” At the same time, Q1 drain is at 20 V, so D1 is reverse biased, 
and Q2 gate (Fig. 4.4.2f) is held at V
A
(18 V) by R2, so Q2 is driven fully “on.”
Now, as the voltage at Q1 drain continues to fall below V
A
, D1 is brought into conduc-
tion, and the drive voltage at Q2 gate starts to fall. Since the gate threshold voltage V
GS(th)
of the FET is typically 3 V, Q2 will be fully “off” by the time Q1 drain has fallen to about 
2.3 V. So, just as the voltage at Q1 drain arrives at zero, Q2 drain starts to rise under the 
influence of the resonant action, and although D2 is still conducting, the voltage at Q1 gate 
voltage is now rising under the influence of the current in R1. Once Q1 gate passes 3 V, Q1 
will be “on,” holding its drain at 0 V. As soon as Q2 drain voltage exceeds 18 V, D2 will be 
reverse biased and Q1 gate will be held at 18 V by R1. Thus the voltage waveforms at the 
gates are essentially square waves, as shown in Fig. 4.4.2e and f. The resulting conduction 
transition from one device to the other is seamless, and the voltage waveforms in the cir-
cuit appear ideal. There are no voltage spikes on any waveform, and the sine wave voltage 
across P1 has no apparent distortion at zero cross over.
Notice that there is a short time when both FETs are “off.” However, the distributed 
capacitances in the circuit provide a path for the current of L1 for the very brief (25 ns) 
switching interval and are sufficient to prevent any significant voltage transients.
4.3 STARTING THE FET INVERTER
4.3.1 Latching
Previously this FET circuit was not favored due to a tendency for both FET’s to latch “on” 
at the same time and fail during starting; this was caused as follows.
The basic circuit shown in Fig. 4.4.1 will not start oscillating if the voltages V
IN
and V
A
are applied simultaneously and abruptly, because both Q1 and Q2 will conduct simultane-
ously and the current in L1 will ramp up rapidly until the FETs are destroyed.
This happens because there is no current flowing in the resonant circuit before starting, 
so the voltage across P1 is zero at starting, and will remain so because there is nothing to 
cause energy transfer to the resonant circuit. Thus the voltage across P1 remains at zero, 
and oscillation does not start. When the DC voltages are applied, both drain voltages will 
rise simultaneously and when they reach about 2.3 V, both gates will rise above the V
GS(th)
(about 3 V). Both FETs will now enter a linear conduction mode and remain in this state, 
so there is nothing to limit the current, which leads to rapid failure. This problem is solved 
by starting oscillation at a lower voltage in the following manner.
4.3.2 Starting Oscillation in Linear Mode
In order for oscillation to begin, energy must be transferred to the resonant circuit compris-
ing the effective primary inductance and the resonating capacitor C
R
. The current in L1 can 
build up much faster than oscillation can develop in the resonant circuit, so unless oscilla-
tion builds up before D1 and D2 start to conduct, the circuit will latch. Typically it takes 
several milliseconds for robust oscillation to be established, depending on the load and the 
amount of positive feedback to the FET gates as discussed in the next section.
Since the FETs operate in the linear region or a quasi-linear mode during start up, and 
cross over to switching “on” and “off” only after the voltage across P1 has been fully 
established, it is essential that this occurs before diodes D1 and D2 start to conduct. The 
following changes ensure this.
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4. A FULLY RESONANT SELF-OSCILLATING CURRENT FED
4.127
4.3.3 Improved Linear Starting with Cross-Coupled Capacitance
The loop for positive feedback in the circuit that is necessary to establish oscillation com-
prises a “figure-8” in Fig. 4.4.1, which follows a path from Q1 gate to Q1 drain, through 
D1 to Q2 gate, from Q2 gate to Q2 drain, and via D2 back to Q1 gate. The reverse biased 
depletion capacitances of diodes D1 and D2 thus form part of the feedback loop during 
starting.
A typical power FET for this application has C
iss
of more than 1 nF. Because the C
iss
capacitance of the FETs is much larger than the depletion capacitance of D1 and D2, the 
capacitive voltage dividers thus formed by these parts cause a very small change in voltage 
at a gate in response to a change in voltage at the opposite drain. As a result, the oscillation 
can fail to develop before latching occurs. However, if capacitors C1 and C2 are added in 
parallel with D1 and D2 as shown in Fig. 4.4.3, positive feedback is increased, and the 
circuit starts to oscillate much more rapidly.
FIG. 4.4.3 Basic circuit with cross-coupled capacitors
For some combinations of FETs, C1 and C2 value, and working voltage levels, the
circuit shown in Fig. 4.4.3 is adequate and will start reliably. However, there is a tradeoff 
in the selection of value for C1 and C2. Clearly, it is desirable to make the capacitors large 
enough to increase positive feedback for reliable starting. However, if they are too large, 
then after the circuit has started, the large negative voltage swing at Q1 drain, say as it 
approaches zero, will drive sufficient negative current through C2 into Q2 gate to drive it 
below V
A
, tending to turn Q2 “off” prematurely.
For example, let R1 and R2 be 270 7, and C1 and C2 be 330 pF. Now consider the 
dynamic action under steady state conditions when Q1 is “off” and its drain voltage is at 
20 V and falling rapidly. Because the rate of change of voltage on the drain is near maxi-
mum, the current in C1 into R2 is near negative maximum, which would depress Q2 gate 
voltage by 22 volts, and turn Q2 “off” as shown in the following analysis.
Drain voltage v A sin(2PWt)  786 sin(2Pr 50 k t)
dv/dt 786(2Pr 50 k) cos(2Pr 50 k t)
when t  0, dv/dt 786(2Pr 50 k)  247 V/Ms
The capacitor current is i
C2
C
2
dv/dt  (330 p)(247)  81 mA
Hence, the resulting drop in R2 is v iR
2
 (81 m)(270)  22 V
4.128
PART 4
Clearly the same thing will happen for the positive rising edge, which will drive the 
gate more positive by 22 volts. However, this can be clamped easily with clamp diodes to 
the 18 volt line. Although reducing the value of R1 and R2 would reduce the voltage drop, 
it would introduce excessive losses and decrease positive feedback, defeating the reason 
for increasing the value of C1 and C2 in the first place. This problem is resolved in the 
improved circuit shown in Fig. 4.4.4. 
FIG. 4.4.4 Improved gate drive circuit
4.4 IMPROVED GATE DRIVE
In Fig. 4.4.4, the gate drive has been modified as shown to allow the use of large cross-
coupled capacitors C1 and C2 for reliable starting without allowing the unwanted negative 
and positive gate voltage excursions near the beginning and end of each half-cycle.
The additional circuitry allows the gate voltages of the FETs to be influenced freely by 
the currents in C1 and C2, but clamps the gate voltage to plus or minus one diode drop rela-
tive to V
A
, allowing a much larger amount of positive feedback while the circuit is starting. 
(Note V
A
is increasing during the starting process.)
Figure 4.4.5a shows Q1 drain voltage, 4.4.5b (dotted lines) shows the unclamped gate volt-
age, 4.4.5b (solid lines) shows the clamped gate voltage, and 4.4.5c shows Q2 drain voltage. The 
clamping action is provided by emitter followers Q3 and Q4, and diodes D5 and D6. Since the 
gate voltages are now clamped to within one diode drop of V
A
, the FETs will not be damaged 
by excessive gate voltage, and will not be pulled out of the fully “on” state prematurely.
4.4.1 Functional Description
Assume steady state conditions have been established as described above, with the inverter 
freely oscillating. Now consider a moment when Q1 is “off,” Q2 is “on,” and the voltage at 
Q1 drain is at 20 V and falling rapidly towards zero (just before time t
1
in Fig. 4.4.5).
4. A FULLY RESONANT SELF-OSCILLATING CURRENT FED
4.129
Under these conditions, the drain of Q2 is at 0 V, diodes D1 and D3 are forward biased 
by the current in R3, and Q1 gate is clamped at two diode drops above zero (well below 
V
GS(th)
) so Q1 is “off.” At the same time, D1 shunts the drive current that flows in R1 away 
from Q3 base keeping Q3 “off.” Also, because Q1 drain voltage is above V
A
, D2 is reversed-
biased, and Q4 is “on,” fed by base current from R2. With Q4 “on” the voltage at Q2 gate 
is near V
A
and Q2 is fully turned “on.” Any tendency for the voltage at the gate of Q2 to fall 
due to current in C2 is compensated by current from emitter follower Q4.
If we now move to Fig. 4.4.5c at a time just after t
1
when Q2 has turned “off,” Q2 drain 
is now at 20 V and rapidly rising. The maximum current flowing in C1 increases the gate 
voltage of Q1. However, D5 now conducts, clamping Q1 gate to a diode drop above V
A
.
We can now see that the emitter follower action of Q3 and Q4 and the clamping action 
of D6 and D5 allow the start capacitors C1 and C2 to be larger to provide reliable starting, 
without compromising the gate drive voltage in either direction.
We will now consider the start up condition when power is first applied. Turn your atten-
tion to Fig. 4.4.4. The start circuit consists of R9, C3, and the zener diode D7. When the 
voltage V
IN
is applied abruptly, C1 and C2 charge immediately to V
IN
through D5, D6, and 
C3. This has almost no effect on C3 (V
A
) voltage because C3 is large. The voltage on C3 
starts to increase slowly because of the long time constant of R9 and C3. Because there is 
no current in any part of the gate drive circuit yet, R3, R4,R5, and R6 hold the gate voltages 
of Q1 and Q2 equal to the steadily increasing V
A
. When V
A
arrives at about 3 V, the FETs 
begin to conduct a steadily increasing current. There is now ample positive feedback into 
the gates provided by C1 and C2 to begin oscillation quickly, storing energy in the tuned 
circuitL
P
and C
R
.
Notice that immediately after V
IN
has been applied, but before the FETs start to conduct, 
the voltage at the center tap of P1 and at both drains is V
IN
or 250 V. This is the voltage 
about which the oscillation begins and builds up symmetrically. The voltage waveforms all 
increase in amplitude smoothly as energy builds up in the resonant circuit. The waveform 
across the primary winding (P1) is fully sinusoidal, and initially the voltages at the drains 
are also sinusoidal and 180° out of phase. All three voltages continue increasing with the 
FETs operating in the linear region, until the positive peak drain voltage equals 2V
IN
and 
FIG. 4.4.5 Gate drive waveform in the improved circuit, showing voltage skewing 
and correction. a) Q1 drain voltage, b) Q2 gate voltage, c) Q2 drain voltage
4.130
PART 4
the corresponding negative peaks approach zero, bringing the clamp diodes D1, D3 or D2, 
D4 into conduction, and turning Q1 or Q2 “off.” (Notice that when one FET is “on,” the 
opposite FET is forced “off.”)
Because there is no corresponding clamping action on the positive peaks, the waveforms 
at the drains have to start changing from sinusoidal to a haversinal shape as the voltage 
continues to build. This change in waveform continues until the positive peaks grow from 
2V
IN
to PV
IN
, while the average voltage at node A is maintained at V
IN
by the inductor. At 
this point the oscillation is established and stable, and the FETs are always either fully “on” 
or fully “off.”
Power FETs are prone to dissipative parasitic oscillation, and the standard 51-7 gate 
snubbing resistors R5 and R6 prevent this.
This drive circuit is more efficient than the previous circuit of Fig. 4.4.3 because there 
resistorsR1 and R2 must be low resistance so that they can quickly charge the C
iss
capaci-
tance of the FETs. This results in a relatively large idle current in the two resistors, dissipat-
ing 1.2 watts in this circuit compared to less than 0.2 watts in the improved circuit.
4.4.2 Current limiting
During the first part of start action, when the peak drain voltages are still fully sinusoidal 
and less than 2V
IN
, the current drawn by the circuit is less than the normal full load current. 
However, during the period when the drain voltage waveforms start changing and grow 
from 2V
IN
to PV
IN
, the drain currents increase rapidly, and before steady state operation 
is established, the total (inductor) current can peak to a value significantly more than the 
maximum full load current. Thus, the dissipation in the FETs (which are still conducting 
in the linear region much of the time) can be much greater than during normal operation. 
For this reason it is better to limit the maximum current. A suitable current limit circuit, 
consisting of R10, Q5, D9, D10, and R8, is shown in Fig. 4.4.4.
4.4.3 Conduction Transition
The switching transition event in this circuit is almost ideal. The transfer of conduction 
from one FET to the other is seamless, with no observable transition effect. As a result the 
voltage waveforms in the circuit are nearly ideal, and any distortion in the voltages across 
the transformer windings is contributed solely by the loading on the secondaries. The effect 
of non-linear loading is determined by the resonant circuit Q as described in Chap. 2. With 
a resistive load, the purity of the sine voltage will be very high.
4.5 OTHER METHODS OF STARTING
The gate drive circuit described in Section 4.4 is essential if the circuit is to be operated at 
relatively high voltages and it is necessary to provide for the abrupt application of the sup-
ply voltage. If the V
IN
voltage can be brought up slowly, and the V
A
auxiliary supply can be 
sequenced “on” before V
IN
, then the circuit can be used without the more complicated gate 
drive circuit, and smaller values of C1 and C2 can be used.
The inverter will start reliably and oscillate in the linear region with V
IN
absent and only 
V
A
applied, with relatively small values of C1 and C2. If V
IN
is then brought up slowly 
enough that the resonant voltage has time to build, normal operation is established without 
a problem. Even if V
A
cannot be sequenced in this way, reliable starting can be obtained 
4. A FULLY RESONANT SELF-OSCILLATING CURRENT FED
4.131
with sufficiently slow application of V
IN
. The input voltage can be brought up slowly using 
a suitable soft start pre-regulator such as that described in Part 1, Chap. 23, or for higher 
power, a buck type switching regulator can be used.
4.6 AUXILIARY SUPPLY
The auxiliary supply V
A
in Fig. 4.4.4 is provided by C3, D7, D8, R9, and S1, an isolated 
winding on the transformer. The turns are selected to give about 26 V. R9 and the zener D7 
clamp this voltage to 18 V. By using a relatively high voltage on S1 with a current limiting 
resistor R9, the auxiliary supply is fully established at a lower input voltage. 
4.7 SUMMARY
We have seen that replacing BJTs with FETs in the self oscillating sine wave inverter is not 
straightforward. Significant changes are required to the gate drive to obtain reliable opera-
tion. The extra components would be justified where improved waveforms are required.
Less complex drive methods can be used where the input voltage can be ramped up over 
a few milliseconds to allow the inverter to start reliably. A pre-regulator that precedes the 
inverter can provide a start ramp and a voltage stabilized input, and thus semi-stabilized 
outputs. If a buck type switching regulator is used then it may be possible to integrate the 
inverter feed choke into this pre-regulator. The pre regulator will allow the inverter to run 
at a lower voltage, reducing the voltage stress on the FETs.
Two methods of designing a fully reliable current-fed sine wave inverter using power 
MOSFETs and suitable gate drive methods have been shown. These methods allow the 
switching transitions to be essentially instantaneous and seamless, with the advantage of 
producing harmonic-free voltage waveforms of high purity. The basic circuit with cross-
coupled start capacitors starts well at lower voltages, or if soft start and power sequencing 
is provided. The more complex version shown in Fig. 4.4.4 will accommodate any voltages 
up to the maximum that can be tolerated by the FETs. It starts reliably and does not require 
external soft start or power sequencing.
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