devexpress pdf viewer asp.net mvc : Extract pdf pages online control application platform web page azure html web browser Chapter%203%20Data%20Converter%20Architectures%20F6-part808

D
ATA 
C
ONVERTER 
A
RCHITECTURES
3.2 ADC A
RCHITECTURES
3.59 
Figure 3.61: Details of the Selectors and Digit Grounders 
Both the Schelleng and the Goodall ADCs use a process of addition/subtraction of binary 
weighted reference voltages to perform the SAR algorithm. Although the DAC function 
is there, it is not performed using a traditional binary weighted DAC. The ADCs 
described by H. R. Kaiser et. al. (Reference 23) and B. D. Smith (Reference 24) in 1953 
use an actual binary weighted DAC to generate the analog approximation to the input 
signal, similar to modern SAR ADCs. Smith also points out that non-linear ADC transfer 
functions can be achieved by using a non-uniformly weighted DAC. This technique has 
become the basis of modern companding voiceband codecs. Before this non-linear ADC 
technique was developed, linear ADCs were used, and the compression and expansion 
functions were performed by diode/resistor networks which had to be individually 
calibrated and held at a constant temperature to prevent drift errors (Reference 25).  
Of course, no discussion on ADC history would be complete without crediting the truly 
groundbreaking work of Bernard M. Gordon at EPSCO (now Analogic, Incorporated). 
Gordon's 1955 patent application (Reference 26) describes an all-vacuum tube 11-bit, 50-
kSPS successive approximation ADC—representing the first commercial offering of a 
complete converter (see Figure 3.62). The DATRAC was offered in a 19" × 26"
× 15" 
housing, dissipated several hundred watts, and sold for approximately $8000.00.
In a later patent (Reference 27), Gordon describes the details of the logic block required 
to perform the successive approximation algorithm. The SAR logic function was later 
implemented in the 1970s by National Semiconductor and Advanced Micro Devices—the 
popular 2502/2503/2504 family of IC logic chips. These chips were to become an integral 
building block of practically all modular and hybrid successive approximation ADCs of 
the 1970s and 1980s.  
SELECTOR, 32V
SELECTOR
16V
DIGIT
GROUNDER
Extracted from: John C.Schelleng, "Code Modulation Communication System,"
U.S. Patent 2,453,461, Filed June 19, 1946, Issued November 9, 1948
Extract pdf pages online - copy, paste, cut PDF pages in C#.net, ASP.NET, MVC, Ajax, WinForms, WPF
Easy to Use C# Code to Extract PDF Pages, Copy Pages from One PDF File and Paste into Others
delete blank pages from pdf file; delete blank page from pdf
Extract pdf pages online - VB.NET PDF Page Extract Library: copy, paste, cut PDF pages in vb.net, ASP.NET, MVC, Ajax, WinForms, WPF
Detailed VB.NET Guide for Extracting Pages from Microsoft PDF Doc
convert selected pages of pdf to word; extract page from pdf online
ANALOG-DIGITAL CONVERSION  
3.60 
Figure 3.62: 1954 "DATRAC" 11-Bit, 50-kSPS SAR ADC  
Designed by Bernard M. Gordon at EPSCO 
Because of their popularity, successive approximation ADCs are available in a wide 
variety of resolutions, sampling rates, input and output options, package styles, and costs. 
It would be impossible to attempt to list all types, but Figure 3.63 shows a number of 
recent Analog Devices' SAR ADCs which are representative. Note that many devices are 
complete data acquisition systems with input multiplexers which allow a single ADC 
core to process multiple analog channels.  
Figure 3.63: Resolution / Conversion Time Comparison  
for Representative Single-Supply SAR ADCs 
‹19" ×15" ×26"
‹150 lbs
‹$8,500.00
Courtesy,
Analogic Corporation
8 Centennial Drive
Peabody, MA 01960
http://www.analogic.com
AD7482
AD7484
AD7490
AD7928
AD974
AD7677*
AD7621*
AD7674*
RESOLUTION
12-BITS
14-BITS
12-BITS
12-BITS
16-BITS
16-BITS
16-BITS
18-BITS
SAMPLING
RATE
3.0MSPS
3.0MSPS
1.0MSPS
1.0MSPS
0.2MSPS
1.0MSPS
3.0MSPS
0.8MSPS
POWER
80mW
80mW
6mW
5.4mW
120mW
130mW
100mW
120mW
CHANNELS
1
1
16
8
4
1
1
1
* PulSAR
®
SERIES
C# PDF Page Insert Library: insert pages into PDF file in C#.net
Free components and online source codes for .NET framework 2.0+. doc2.Save( outPutFilePath); Add and Insert Multiple PDF Pages to PDF Document Using C#.
extract pdf pages for; delete pages from pdf in reader
C# PDF Text Extract Library: extract text content from PDF file in
Free online source code for extracting text textMgr = PDFTextHandler. ExportPDFTextManager(doc); // Extract text content for text extraction from all PDF
copy page from pdf; delete pages from pdf file online
D
ATA 
C
ONVERTER 
A
RCHITECTURES
3.2 ADC A
RCHITECTURES
3.61 
An example of modern charge redistribution successive approximation ADCs is Analog 
Devices' PulSAR
series. The AD7677 is a 16-bit, 1-MSPS, PulSAR, fully differential, 
ADC  that operates from a single 5 V power supply (see Figure 3.64). The part contains a 
high-speed 16-bit sampling ADC, an internal conversion clock, error correction circuits, 
and both serial and parallel system interface ports. The AD7677 is hardware factory 
calibrated and comprehensively tested to ensure such ac parameters as signal-to-noise 
ratio (SNR) and total harmonic distortion (THD), in addition to the more traditional dc 
parameters of gain, offset, and linearity. It features a very high sampling rate mode 
(Warp) and, for asynchronous conversion rate applications, a fast mode (Normal) and, for 
low power applications, a reduced power mode (Impulse) where the power is scaled with 
the throughput. There are three speed versions of the device, the AD7675 (100 kSPS), 
AD7676 (500 kSPS), and the AD7677 (1 MSPS). The latest addition to the 16-bit family 
is 3-MSPS AD7621. An 18-bit family of PulSARs is also available: the AD7678 (100 
kSPS), AD7679 (570 kSPS) and the AD7674 (800 kSPS).  
Figure 3.64: AD7677 16-Bit 1-MSPS Switched Capacitor PulSAR
®
ADC 
Subranging, Error Corrected, and Pipelined ADCs  
Because of the sheer complexity of constructing an all-parallel flash converter using 
either vacuum tubes, transistors, or tunnel diodes, the early work such as in the Staffin 
and Lohman 1956 (filed) patent in Reference 9 used subranging to simplify the 
conversion process. However, in order to make the subranging ADC practical, a suitable 
fast sample-and-hold was required. Early subranging ADCs using vacuum tube 
technology were limited by the sample-and-hold performance, but by 1964 transistors 
were widely available and Gray and Kitsopoulos of Bell Labs describe pioneering work 
on the classic diode-bridge sample-and-hold in their 1964 paper (Reference 28).  
A basic two-stage N-bit subranging ADC is shown in Figure 3.65. The ADC is based on 
two separate conversions—a coarse conversion (N1 bits) in the MSB sub-ADC (SADC) 
followed by a fine conversion (N2 bits) in the LSB sub-ADC. Early subranging ADCs 
nearly always used  flash converters as building blocks, but a number of recent ADCs 
utilize other architectures for the individual ADCs. 
C# PDF Image Extract Library: Select, copy, paste PDF images in C#
image. Extract image from PDF free in .NET framework application with trial SDK components and online C# class source code. A powerful
cut pdf pages; extract pages from pdf without acrobat
VB.NET PDF Text Extract Library: extract text content from PDF
Online Visual Basic .NET class source code for quick evaluation. If you want to extract text from a PDF document using Visual Basic .NET programming language
delete pages of pdf preview; deleting pages from pdf online
ANALOG-DIGITAL CONVERSION  
3.62 
Figure 3.65: N-bit Two-Stage Subranging ADC 
The conversion process begins placing the sample-and-hold in the hold mode followed by 
a coarse N1-bit sub-ADC (SADC) conversion of the MSBs. The digital outputs of  the 
MSB converter drive an N1-bit sub-DAC (SDAC) which generates a coarsely quantized 
version of the analog input signal. The N1-bit SDAC output is subtracted from the held 
analog signal, amplified, and applied to the N2-bit LSB SADC. The amplifier provides 
gain, G, sufficient to make the "residue" signal exactly fill the input range of the N2 
SADC. The output data from the N1 SADC and the N2 SADC are latched into the output 
registers yielding the N-bit digital output code, where N = N1 + N2.  
In order for this simple subranging architecture to work satisfactorily, both the N1 SADC 
and SDAC (although they only have N1 bits of resolution) must be better than N-bits 
accurate. The residue signal offset and gain must be adjusted such that it precisely fills 
the range of the N2 SADC as shown in Figure 3.66A. If the residue signal drifts by more 
than 1 LSB (referenced to the N2 SADC), then there will be missing codes as shown in 
Figure 3.66B where the residue signal enters the out-of-range regions labeled "X" and 
"Y". Any nonlinearity or drift in the N1 SADC will also cause missing codes if it exceeds 
1 LSB referenced to N-bits. In practice, an 8-bit subranging ADC with N1 = 4 bits and 
N2 = 4 bits represents a realistic limit to this architecture in order to maintain no missing 
codes over a reasonable operating temperature range.  
When the interstage alignment is not correct, missing codes will appear in the overall 
ADC transfer function as shown in Figure 3.67. If the residue signal goes into positive 
overrange (the "X" region), the output first "sticks" on a code and then "jumps" over a 
region leaving missing codes. The reverse occurs if the residue signal is negative 
overrange.  
SAMPLE
AND HOLD
Σ
+
OUTPUT REGISTER
ANALOG
INPUT
DATA OUTPUT,      N-BITS = N1 + N2
CONTROL
SAMPLING
CLOCK
See: R.Staffin and R. Lohman, "Signal Amplitude Quantizer,"
U.S. Patent 2,869,079, Filed December 19, 1956, Issued January 13, 1959
RESIDUE
SIGNAL
N1 MSBs
N2 LSBs
G
N1-BIT
SADC
N1-BIT
SDAC
N2-BIT
SADC
VB.NET PDF Page Delete Library: remove PDF pages in vb.net, ASP.
Enable specified pages deleting from PDF in Visual Basic .NET class. Free trial SDK library download for Visual Studio .NET program. Online source codes for
copy web pages to pdf; extract pages from pdf document
VB.NET PDF Image Extract Library: Select, copy, paste PDF images
Extract image from PDF free in .NET framework application with trial SDK components for .NET. Online source codes for quick evaluation in VB.NET class.
delete page from pdf; extract one page from pdf file
D
ATA 
C
ONVERTER 
A
RCHITECTURES
3.2 ADC A
RCHITECTURES
3.63 
Figure 3.66: Residue Waveforms at Input of N2 Sub-ADC 
Figure 3.67: Missing Codes Due to MSB SADC Nonlinearity or Interstage 
Misalignment 
Figure 3.68 shows a popular 8-bit 15-MSPS subranging ADC manufactured by Computer 
Labs, Inc. in the mid-1970s. This converter was a basic two-stage subranging ADC with 
two 4-bit flash converters—each composed of 8 dual AM687 high speed comparators. 
The interstage offset adjustment potentiometer allowed the transfer function to be 
optimized in the field. This ADC was popular in early digital video products such as 
frame stores and time base correctors.   
0
1
2
3
2
N1
–1
2
N1
–2
MISSING CODES
MISSING CODES
R = RANGE
OF N2 SADC
X
R
Y
(A)
IDEAL
N1 SADC
(B)
NONLINEAR 
N1 SADC
0
1
2
3
ANALOG INPUT
DIGITAL
OUTPUT
MISSING CODES
MISSING CODES
"STICKS"
"JUMPS"
"JUMPS"
"STICKS"
VB.NET PDF Page Insert Library: insert pages into PDF file in vb.
add and insert one or multiple pages to existing adobe PDF document in VB.NET. Ability to create a blank PDF page with related by using following online VB.NET
extract pages pdf; extract pages from pdf reader
C# HTML5 PDF Viewer SDK to view PDF document online in C#.NET
PDF, C# print PDF, C# merge PDF files, C# view PDF online, C# convert PDF to tiff, C# read PDF, C# convert PDF to text, C# extract PDF pages, C# comment
export pages from pdf reader; delete pages from pdf document
ANALOG-DIGITAL CONVERSION  
3.64 
Figure 3.68: MOD-815, 8-Bit, 15 MSPS 4
×
4 Subranging ADC, 1976, 
Computer Labs, Inc. 
In order to reliably achieve higher than 8-bit resolution using the subranging approach, a 
technique generally referred to as digital corrected subranging, digital error correction, 
overlap bits, redundant bits, etc. is utilized. This method was referred to in literature as 
early as 1964 by T. C. Verster (Reference 29) and quickly became widely known and 
utilized (References 30-33). The fundamental concept is illustrated in Figure 3.69. 
Figure 3.69: Error Correction Using Added Quantization Levels for N1 = 3 
A residue waveform is shown for the specific case where N1 = 3 bits. In a standard 
subranging ADC, the residue waveform must exactly fill the input range of the N2 
SADC—it must stay within the region designated R.  The missing code problem is solved 
by adding extra quantization levels in the positive overrange region X and the negative 
overrange region Y. These additional levels require additional comparators in the basic 
N2 flash SADC. The scheme works as follows. As soon as the residue enters the X 
000
001
010
011
100
101
110
111
R
X
Y
–FS
+FS
0
CORRECTED MSBs
+ 001 TO
N1 MSBs
–001 TO
N1 MSBs
000
001
010
011
100 101
110
111
UNCORRECTED MSBs
25 watts
AM687 Dual Comparators (16 Total)
RESIDUE WAVEFORM
OFFSET ADJUST
7" × 6"×2.5"
D
ATA 
C
ONVERTER 
A
RCHITECTURES
3.2 ADC A
RCHITECTURES
3.65 
region, the N2 SADC should return to all-zeros and start counting up again. In addition, 
the code 001 is added to the output of the N1 SADC to make the MSBs read the correct 
code. The figure labels the uncorrected MSB regions on the lower part of the waveform 
and the corrected MSB regions on the upper part of the waveform. A similar situation 
occurs when the residue waveform enters the negative overrange region Y. Here, the first 
quantization level in the Y region should generate the all-ones code, and the additional 
overrange comparators should cause the count to decrease. In the Y region, the code 001 
must be subtracted from the MSBs to produce the corrected MSB code. It is key to 
understand that in order for this correction method to work properly, the N1 SDAC must 
be more accurate than the total resolution of the ADC. Nonlinearity or gain errors in the 
N1 SDAC affect the amplitude of the vertical portions of the residue waveform and 
therefore can produce missing codes in the output.  
Horna in a 1972 paper (Reference 32) describes an experimental 8-bit 15-MSPS error 
corrected subranging ADC using Motorola MC1650 dual ECL comparators as the flash 
converter building blocks. Horna adds additional comparators in the second flash 
converter and describes this procedure in more detail. He points out that the correction 
logic can be greatly simplified by adding an appropriate offset to the residue waveform so 
that there is never a negative overrange condition. This eliminates the need for the 
subtraction function—only an adder is required. The MSBs are either passed through 
unmodified, or 1 LSB (relative to the N1 SADC) is added to them, depending on whether 
the residue signal is in range or overrange.  
Modern digitally corrected subranging ADCs generally obtain the additional quantization 
levels by using an internal ADC with higher resolution for the N2 SADC. For instance, if 
one additional bit is added to the N2 SADC, its range is doubled—then the residue 
waveform can go outside either end of the range by ½ LSB referenced to the N1 SADC. 
Adding two extra bits to N2 allows the residue waveform to go outside either end of the 
range by 1½ LSBs referenced to the N1 SADC. The residue waveform is offset using 
Horna's technique such that only a simple adder is required to perform the correction 
logic. The details of how all this works are not immediately obvious, and can best be 
explained by going through an actual example of a 6-bit ADC with a 3-bit MSB SADC 
and a 4-bit LSB SADC providing one bit of error correction. The block diagram of the 
example ADC is shown in Figure 3.70.  
After passing through an input sample-and-hold, the signal is digitized by the 3-bit 
SADC, reconstructed by a 3-bit SDAC, subtracted from the held analog signal and then 
amplified and applied to the second 4-bit SADC. The gain of the amplifier, G, is chosen 
so that the residue waveform occupies ½ the input range of the 4-bit SADC. The 3 LSBs 
of the 6-bit output data word go directly from the second SADC to the output register. 
The MSB of the 4-bit SADC controls whether or not the adder adds 001 to the 3 MSBs. 
The carry output of the adder is used in conjunction with some simple overrange logic to 
prevent the output bits from returning to the all-zeros state when the input signal goes 
outside the positive range of the ADC.  
ANALOG-DIGITAL CONVERSION  
3.66 
Figure 3.70: 6-Bit Subranging Error Corrected ADC, N1 = 3, N2 = 4 
The residue waveform for a full-scale ramp input will now be examined in more detail to 
explain how the correction logic works. Figure 3.71 shows the ideal residue waveform 
assuming perfect linearity in the first ADC and perfect alignment between the two stages. 
Notice that the residue waveform occupies exactly ½ the range of the N2 SADC. The 4-
bit digital output of the N2 SADC are shown on the left-hand side of the figure. The 
regions defined by the 3-bit uncorrected N1 SADC are shown on the bottom of the figure. 
The regions defined by the 3-bit corrected N1 ADC are shown are shown at the top of the 
figure.  
Figure 3.71: 6-Bit Error Corrected Subranging ADC N1 = 3, N2 = 4, 
Ideal MSB SADC 
SAMPLE
AND HOLD
Σ
+
OVERRANGE LOGIC AND OUTPUT REGISTER
ANALOG
INPUT
DATA OUTPUT
CONTROL
SAMPLING
CLOCK
ADDER ( + 001 )
RESIDUE
SIGNAL
MSB
CARRY
G
SEE: T. C.Verster, "A Method to Increase the Accuracy of Fast Serial-
Parallel Analog-to-Digital Converters," IEEE Transactions on Electronic 
Computers,EC-13, 1964, pp. 471-473
OFFSET
OFFSET
N1
3-BIT
SADC
N1
3-BIT
SDAC
N2
4-BIT
SADC
D
ATA 
C
ONVERTER 
A
RCHITECTURES
3.2 ADC A
RCHITECTURES
3.67 
Following the residue waveform from left-to-right—as the input first enters the overall 
ADC range at –FS, the N2 SADC begins to count up, starting at 0000. When the N2 
SADC reaches the 1000 code, 001 is added to the N1 SADC output causing it to change 
from 000 to 001. As the residue waveform continues to increase, the N2 SADC continues 
to count up until it reaches the code 1100, at which point the N1 SADC switches to the 
next level, the SDAC switches and causes the residue waveform to jump down to the 
0100 output code. The adder is now disabled because the MSB of the N2 SADC is zero, 
so the N1 SADC output remains 001. The residue waveform then continues to pass 
through each of the remaining regions until +FS is reached.  
This method has some clever features worth mentioning. First, the overall transfer 
function is offset by ½ LSB referred to the MSB SADC (which is 1/16
th
FS referred to 
the overall ADC analog input). This is easily corrected by injecting an offset into the 
input sample-and-hold. It is well-known that the points at which the internal N1 SADC 
and SDAC switch are the most likely to have additional noise and are the most likely to 
create differential nonlinearity in the overall ADC transfer function. Offsetting them by 
1/16
th
FS ensures that low level signals (less than ±1/16
th
FS) near zero volts analog 
input do not exercise the critical switching points and gives low noise and excellent DNL 
where they are most needed in communications applications. Finally, since the ideal 
residue signal is centered within the range of the N2 SADC, the extra range provided by 
the N2 SADC allows up to a ±1/16
th
FS error in the N1 SADC conversion while still 
maintaining no missing codes.  
Figure 3.72 shows a residue signal where there are errors in the N1 SADC. Notice that 
there is no effect on the overall ADC linearity  provided the residue signal remains within 
the range of the N2 SADC. As long as this condition is met, the error correction method 
described corrects for the following errors: sample-and-hold droop error, sample-and-
hold settling time error, N1 SADC gain error, N1 SADC offset error, N1 SDAC offset 
error, N1 SADC linearity error, residue amplifier offset error. In spite of its ability to 
correct all these errors, it should be emphasized that this method does not correct for gain 
and linearity errors associated with the N1 SDAC or gain errors in the residue amplifier.  
The errors in these parameters must be kept less than 1 LSB referred to the N-bits of the 
overall subranging ADC. Another way to look at this requirement is to realize that the 
amplitude of the vertical transitions of the residue waveform, corresponding to the N1 
SADC and SDAC changing levels, must remain within ±½ LSB  referenced to the N2 
SADC input in order for the correction to prevent missing codes.  
Figure 3.73 shows two methods that can be used to design a pipeline stage in a 
subranging ADC. Figure 3.73A shows two pipelined stages which use an interstage T/H 
in order to provide interstage gain and give each stage the maximum possible amount of 
time to process the signal at its input. In Figure 3.73B a multiplying DAC is used to 
provide the appropriate amount of interstage gain as well as the subtraction function.  
ANALOG-DIGITAL CONVERSION  
3.68 
Figure 3.72: 6-Bit Error Corrected Subranging ADC 1 = 3, N2 = 4,  
Nonlinear MSB SADC 
Figure 3.73: Generalized Pipeline Stages in a  
Subranging ADC with Error Correction 
The term "pipelined" architecture refers to the ability of one stage to process data from 
the previous stage during any given clock cycle. At the end of each phase of a particular 
clock cycle, the output of a given stage is passed on to the next stage using the T/H 
functions and new data is shifted into the stage. Of course this means that the digital 
outputs of all but the last stage in the "pipeline" must be stored in the appropriate number 
0   001
0   000
 100
  011
 000
0   111
 100
 011
 111
000
001
010
011
100
101
110
111
N2
RANGE
CORRECTEDMSBs
N2
OUTPUT
CODE
ADD 001 TO MSB ADC
RESIDUE
–FS
0
+FS
LSBs
000
001
010 011
100
101
110
111
UNCORRECTED MSBs
SADC
N1 BITS
SDAC
N1 BITS
T/H
+
T/H
+
+
Σ
+
SADC
N2 BITS
SDAC
N2 BITS
Σ
+
SADC
N1 BITS
S MDAC
N1 BITS
T/H
+
T/H
+
T/H
+
SADC
N2 BITS
S MDAC
N2 BITS
(A)
(B)
TO ERROR CORRECTING LOGIC
TO ERROR CORRECTING LOGIC
T/H,
G
Documents you may be interested
Documents you may be interested