display pdf from byte array c# : Rotate all pages in pdf file Library control class asp.net azure winforms ajax Chapter%208%20Data%20Converter%20ApplicationsF16-part1431

D
ATA 
C
ONVERTER 
A
PPLICATIONS
8.7 D
IRECT 
D
IGITAL 
S
YNTHESIS 
(DDS) 
8.159 
SECTION 8.7: DIRECT DIGITAL SYNTHESIS (DDS) 
Walt Kester 
Introduction to DDS 
A frequency synthesizer generates multiple frequencies from one or more frequency 
references. These devices have been used for decades, especially in communications 
systems. Many are based upon switching and mixing frequency outputs from a bank of 
crystal oscillators. Others have been based upon well understood techniques utilizing 
phase-locked loops (PLLs). This mature technology is illustrated in Figure 8.158. A 
fixed-frequency reference drives one input of the phase comparator. The other phase 
comparator input is driven from a divide-by-N counter which is in turn driven by a 
voltage-controlled-oscillator (VCO). Negative feedback forces the output of the internal 
loop filter to a value which makes the VCO output frequency N-times the reference 
frequency. The time constant of the loop is controlled by the loop filter. There are many 
tradeoffs in designing a PLL, such a phase noise, tuning speed, frequency resolution, etc., 
and there are many good references on the subject (References 1-5). Analog Devices has 
a complete selection of both integer and fractional-N PLLs as well as simulation software 
to aid the design process.  
Figure 8.158: Frequency Synthesis Using 
Oscillators and Phase-locked Loops 
With the widespread use of digital techniques in instrumentation and communications 
systems, a digitally-controlled method of generating multiple frequencies from a 
reference frequency source has evolved called Direct Digital Synthesis (DDS). The basic 
architecture is shown in Figure 8.159. In this simplified model, a stable clock drives a 
programmable-read-only-memory (PROM) which stores one or more integral number of 
OSCILLATOR BANK
MIXER
MIXER
XO
1
XO
2
XO
3
XO
n
SW
f
out
PHASE-LOCKED LOOP
f
c
f
out
FIXED
FREQUENCY
REFERENCE
LOOP
FILTER
÷ N
f
out
PHASE
COMPARATOR
VCO
= N • f
c
(INTEGER N)
Rotate all pages in pdf file - rotate PDF page permanently in C#.net, ASP.NET, MVC, Ajax, WinForms, WPF
Empower Users to Change the Rotation Angle of PDF File Page Using C#
pdf rotate single page; rotate pdf page and save
Rotate all pages in pdf file - VB.NET PDF Page Rotate Library: rotate PDF page permanently in vb.net, ASP.NET, MVC, Ajax, WinForms, WPF
PDF Document Page Rotation in Visual Basic .NET Class Application
rotate all pages in pdf preview; rotate single page in pdf reader
ANALOG-DIGITAL CONVERSION  
8.160 
cycles of a sinewave (or other arbitrary waveform, for that matter). As the address 
counter steps through each memory location, the corresponding digital amplitude of the 
signal at each location drives a DAC which in turn generates the analog output signal. 
The spectral purity of the final analog output signal is determined primarily by the DAC. 
The phase noise is basically that of the reference clock.  
The DDS system differs from the PLL in several ways. Because a DDS system is a 
sampled data system, all the issues involved in sampling must be considered: 
quantization noise, aliasing, filtering, etc. For instance, the higher order harmonics of the 
DAC output frequencies fold back into the Nyquist bandwidth, making them unfilterable, 
whereas, the higher order harmonics of the output of PLL-based synthesizers can be 
filtered. There are other considerations which will be discussed shortly.  
Figure 8.159: Fundamental Direct Digital Synthesis System 
A fundamental problem with this simple DDS system is that the final output frequency 
can be changed only by changing the reference clock frequency or by reprogramming the 
PROM—making it rather inflexible. A practical DDS system implements this basic 
function in a much more flexible and efficient manner using digital hardware called a 
Numerically Controlled Oscillator (NCO). A block diagram of such a system is shown in 
Figure 8.160.  
The heart of the system is the phase accumulator whose contents is updated once each 
clock cycle. Each time the phase accumulator is updated, the digital number, M, stored in 
the delta phase register is added to the number in the phase accumulator register. Assume 
that the number in the delta phase register is 00...01 and that the initial contents of the 
phase accumulator is 00...00. The phase accumulator is updated by 00...01 on each clock 
cycle. If the accumulator is 32-bits wide, 2
32
clock cycles (over 4 billion) are required 
before the phase accumulator returns to 00...00, and the cycle repeats.  
f
c
ADDRESS
COUNTER
SIN
LOOKUP
TABLE
N-BITS
CLOCK
REGISTER
LPF
DAC
f
out
LOOKUP TABLE CONTAINS SIN
DATA FOR INTEGRAL NUMBER
OF CYCLES
N-BITS
VB.NET PDF Page Insert Library: insert pages into PDF file in vb.
doc2.InsertPages(pages, pageIndex) ' Output the new document. to use VB to insert an empty page to a specific location of current PDF file . All Rights Reserved
rotate pages in pdf permanently; reverse page order pdf
C# PDF Page Insert Library: insert pages into PDF file in C#.net
as how to merge PDF document files by C# code, how to rotate PDF document page This C# demo explains how to insert empty pages to a specific All Rights Reserved
rotate pages in pdf online; how to rotate all pages in pdf at once
D
ATA 
C
ONVERTER 
A
PPLICATIONS
8.7 D
IRECT 
D
IGITAL 
S
YNTHESIS 
(DDS) 
8.161 
Figure 8.160: A Flexible DDS System 
The truncated output of the phase accumulator serves as the address to a sine (or cosine) 
lookup table. Each address in the lookup table corresponds to a phase point on the 
sinewave from 0° to 360°. The lookup table contains the corresponding digital amplitude 
information for one complete cycle of a sinewave. The lookup table therefore maps the 
phase information from the phase accumulator into a digital amplitude word, which in 
turn drives the DAC. In practice, only data for 90° is required because the quadrature data 
is contained in the two MSBs. In order to further reduce the size of the lookup tables, 
various proprietary algorithms have been developed to compute the sine values, however 
the fundamental concept is still the same.  
Consider the case for n = 32, and M = 1. The phase accumulator steps through each of 2
32
possible outputs before it overflows. The corresponding output sinewave frequency is 
equal to the clock frequency divided by 2
32
. If M = 2, then the phase accumulator register 
"rolls over" twice as fast, and the output frequency is doubled. This can be generalized as 
follows.  
For an n-bit phase accumulator (n generally ranges from 24 to 32 in most DDS systems), 
there are 2
n
possible phase points. The digital word in the delta phase register, M, 
represents the amount the phase accumulator is incremented each clock cycle. If f
c
is the 
clock frequency, then the frequency of the output sinewave is equal to: 
.
2
M f
f
n
c
o
=
Eq. 8.28 
This equation is known as the DDS "tuning equation." Note that the frequency resolution 
of the system is equal to f
c
/2
n
. For n = 32, the resolution is greater than one part in four 
f
c
SERIAL
OR BYTE
LOAD
REGISTER
n
n
FREQUENCY CONTROL
PHASE
REGISTER
LPF
DAC
PARALLEL
DELTA
PHASE
REGISTER
M
CLOCK
n
n
PHASE ACCUMULATOR
n
PHASE
TRUNCATION
12-19 BITS
AMPLITUDE
TRUNCATION
2
n
=
f
o
M •f
c
N-BITS
n = 24 - 48 BITS
PHASE-TO
AMPLITUDE
CONVERTER
M = TUNING WORD
SYSTEM CLOCK
(10-14)
C# PDF File Merge Library: Merge, append PDF files in C#.net, ASP.
C#.NET source code for combining multiple PDF pages together in managed C# code and compatible with all .NET developing choose to create a new PDF file in .NET
rotate pages in pdf expert; how to rotate all pages in pdf in preview
VB.NET PDF File Compress Library: Compress reduce PDF size in vb.
Document and metadata. All object data. File attachment. Flatten visible layers. VB.NET Demo Code to Optimize An Exist PDF File in Visual C#.NET Project.
pdf rotate single page reader; pdf rotate all pages
ANALOG-DIGITAL CONVERSION  
8.162 
billion! In a practical DDS system, all the bits out of the phase accumulator are not 
passed on to the lookup table, but are truncated, thereby reducing the size of the lookup 
table without affecting frequency resolution. The amount of truncation depends upon the 
resolution and performance of the output DAC. In general, the phase address information 
should have 2 to 4 bits more resolution than the DAC, but this can vary some from 
product to product. The objective is to use enough resolution in the lookup table address 
so that the overall noise and distortion of the analog output signal is limited by the DAC 
and not the effects of phase truncation.   
The basic DDS system described above is extremely flexible and has high resolution. The 
frequency can be changed instantaneously with no phase discontinuity by simply 
changing the contents of the M-register. However, practical DDS systems first require the 
execution of a serial, or byte-loading sequence to get the new frequency word into an 
internal buffer register which precedes the parallel-output M-register. This is done to 
minimize package pin count. After the new word is loaded into the buffer register, the 
parallel-output delta phase register is clocked, thereby changing all the bits 
simultaneously. The number of clock cycles required to load the delta-phase buffer 
register determines the maximum rate at which the output frequency can be changed.  
Figure 8.161 shows another way to view the operation of the phase accumulator. The sine 
wave oscillation is visualized as a vector rotating around a phase circle. Each designated 
point on the phase wheel corresponds to the equivalent point on a cycle of a sine 
waveform. As the vector rotates around the wheel, a corresponding output sinewave is 
being generated. One revolution of the vector around the phase wheel, at constant speed, 
results in one complete cycle of the output sinewave. The phase accumulator is utilized to 
provide the equivalent of the vector's linear rotation around the phase wheel. The 
contents of the phase accumulator corresponds to the points on the cycle of the output 
sinewave. 
Figure 8.161: Digital Phase Wheel 
n
8
12
16
20
24
28
32
48
2
n
=
f
o
M •f
c
Number of Points = 2
n
256
4,096
65,536
1,048,576
16,777,216
268,435,456
4,294,967,296
281,474,976,710,656
M = JUMP SIZE
VB.NET PDF File Merge Library: Merge, append PDF files in vb.net
Combine multiple specified PDF pages in into single one file. without changing the previous two PDF documents at all. VB.NET users can append a PDF file to the
rotate single page in pdf; rotate all pages in pdf preview
VB.NET PDF Page Delete Library: remove PDF pages in vb.net, ASP.
NET example for how to delete several defined pages from a PDF document Dim detelePageindexes = New Integer() {1, 3, 5, 7, 9} ' Delete pages. All Rights Reserved
rotate pdf pages by degrees; pdf rotate page and save
D
ATA 
C
ONVERTER 
A
PPLICATIONS
8.7 D
IRECT 
D
IGITAL 
S
YNTHESIS 
(DDS) 
8.163 
The number of discrete points on the phase circle is determined by the resolution of the 
phase accumulator. For an n-bit accumulator, there are 2
n
number of points on the phase 
circle. The digital word in the delta phase register (M) represents the "jump size" between 
updates. It commands the phase accumulator to jump by M points on the phase circle 
each time the system is clocked.  
Figure 8.162 shows the signal flow through the DDS architecture. The phase accumulator 
is actually a modulus M counter that increments its stored number each time it receives a 
clock pulse. The magnitude of the increment is determined by the binary input number or 
word (M) contained in the delta phase register that is summed with the overflow of the 
counter. The digital phase information from the phase accumulator is converted into a 
corresponding digital amplitude by the phase-to-amplitude converter. Finally, the DAC 
converts the digital amplitude into a corresponding analog signal.  
Figure 8.162: Signal Flow Through the DDS Architecture 
When IC DDS systems became popular in the mid 1980s, the digital NCO was generally 
fabricated on a CMOS process, and the DAC on a bipolar process, thereby yielding a 
two-chip solution. Today, however, modern CMOS processes are suitable for not only 
the digital circuits but for the high performance DAC as well (as illustrated by the many 
TxDACs currently offered by Analog Devices). Modern DDS systems therefore are fully 
integrated and include many additional options as well.  
Aliasing in DDS Systems 
There is one important limitation to the range of output frequencies that can be generated 
from the simple DDS system. The Nyquist Criteria states that the clock frequency 
(sample rate) must be at least twice the output frequency. Practical limitations restrict the 
actual highest output frequency to about 40% of the clock frequency. Figure 8.163 shows 
the output of a DAC in a DDS system where the output frequency is 30 MHz and the 
clock frequency is 100 MSPS. An anti-imaging filter must follow the reconstruction 
DAC to remove the lower image frequency (100 – 30 = 70 MHz) as shown in the figure.  
REFERENCE
CLOCK
PHASE
ACCUMULATOR
(n-BITS)
PHASE-TO-AMPLITUDE
CONVERTER
DAC
M
TUNING WORD SPECIFIES
OUTPUT FREQUENCY AS A
FRACTION OF REFERENCE
CLOCK FREQUENCY
IN DIGITAL DOMAIN
ANALOG
N
DDS CIRCUITRY (NCO)
TO
FILTER
2
n
f =
o
M • f
c
2
n
f =
o
M • f
c
f
c
C# PDF File Compress Library: Compress reduce PDF size in C#.net
Compress large-size PDF document of 1000+ pages to smaller one in a short All object data. C# Demo Code to Optimize An Exist PDF File in Visual C#.NET Project.
how to rotate all pages in pdf at once; how to rotate pdf pages and save
C# PDF Page Delete Library: remove PDF pages in C#.net, ASP.NET
1. public void DeletePages(int[] pageIndexes). Description: Delete specified pages from the input PDF file. Parameters: All Rights Reserved.
save pdf rotated pages; pdf reverse page order
ANALOG-DIGITAL CONVERSION  
8.164 
Figure 8.163: Aliasing in a DDS System Clocked at  
100 MSPS with a 30-MHz Output 
Note that the amplitude response of the DAC output (before filtering) follows a sin(x)/x 
response with zeros at the clock frequency and multiples thereof. The exact equation for 
the normalized output amplitude, A(f
o
), is given by: 
c
o
c
o
o
f
f
f
f
sin
A(f )
π
π
=
  
Eq. 8.29 
where f
o
is the output frequency and f
c
is the clock frequency.  
This rolloff occurs because the DAC output is not a series of zero-width impulses (as in a 
perfect impulse re-sampler), but a series of rectangular pulses whose width is equal to the 
reciprocal of the update rate. The amplitude of the sin(x)/x response is down 3.92 dB at 
the Nyquist frequency (1/2 the DAC update rate). In practice, the transfer function of the 
antialiasing filter is designed to compensate for the sin(x)/x rolloff so that the overall 
frequency response is relatively flat up to the maximum output DAC frequency 
(generally 40% of the update rate).   
Another important consideration is that unlike a PLL-based system, the higher order 
harmonics of the fundamental output frequency in a DDS system will fold back into the 
baseband because of aliasing. These harmonics cannot be removed by the antialiasing 
f
c
100MHz
dB
FREQUENCY (MHz)
LPF
IMAGE
IMAGE
0    10  
20  
30    40 
50   60 
70    80 
90    100   110   120    130
f
o
30MHz
3
3
3
4
4
4
2
2
3.92 dB
f
c
2
(NYQUIST)
0
c
o
c
o
o
f
f
f
f
sin
A(f )
π
π
=
f
c
100MHz
dB
FREQUENCY (MHz)
LPF
IMAGE
IMAGE
0    10  
20  
30    40 
50   60 
70    80 
90    100   110   120    130
f
o
30MHz
3
3
3
4
4
4
2
2
3.92 dB
f
c
2
(NYQUIST)
0
c
o
c
o
o
f
f
f
f
sin
A(f )
π
π
=
D
ATA 
C
ONVERTER 
A
PPLICATIONS
8.7 D
IRECT 
D
IGITAL 
S
YNTHESIS 
(DDS) 
8.165 
filter. For instance, if the clock frequency is 100 MSPS, and the output frequency is  
30 MHz, the second harmonic of the 30-MHz output signal appears at 60 MHz (out of 
band), but also at 100 – 60 = 40 MHz (an inband aliased component). Similarly, the third 
harmonic (90 MHz) appears inband at 100 – 90 = 10 MHz, and the fourth at  
120 –100 = 20 MHz. Higher order harmonics also fall within the Nyquist bandwidth (dc 
to f
c
/2). The locations of the first four harmonics are labeled in the diagram.  
Frequency Planning in DDS Systems 
In many DDS applications, the spectral purity of the DAC output is of primary concern. 
Unfortunately, the measurement, prediction, and analysis of this performance is 
complicated by a number of interacting factors.  
It is wise to carefully choose the output frequency and the clock frequency such that the 
aliased harmonics discussed above do not fall close to the fundamental output frequency, 
and can therefore be removed with a bandpass filter.   
Even an ideal N-bit DAC can produce unwanted harmonics in a DDS system. The 
amplitude of these harmonics is highly dependent upon the ratio of the output frequency 
to the clock frequency. This is because the spectral content of the DAC quantization 
noise varies as this ratio varies, even though its theoretical rms value remains equal to 
q/√12 (where q is the weight of the LSB). The assumption that the quantization noise 
appears as white noise and is spread uniformly over the Nyquist bandwidth is simply not 
true in a DDS system (it is more apt to be a true assumption in an ADC-based system, 
because the ADC adds a certain amount of noise to the signal which tends to "dither" or 
randomize the quantization error. However, a certain amount of correlation still exists). 
For instance, if the DAC output frequency is set to an exact submultiple of the clock 
frequency, then the quantization noise will be concentrated at multiples of the output 
frequency, i.e., it is highly signal dependent. If the output frequency is slightly offset, 
however, the quantization noise will become more random, thereby giving an 
improvement in the effective SFDR.  
This is illustrated in Figure 8.164, where a 4096 point FFT is calculated based on 
digitally generated data from an ideal 12-bit DAC. In the left-hand diagram, the ratio 
between the clock frequency and the output frequency was chosen to be exactly 32 (128 
cycles of the sinewave in the FFT record length), yielding an SFDR of about 78 dBc. In 
the right-hand diagram, the ratio was changed to 32.25196850394 (127 cycles of the 
sinewave within the FFT record length), and the effective SFDR is now increased to  
92 dBc. In this ideal case, we observed a change in SFDR of 16 dB just by slightly 
changing the frequency ratio.  
Best SFDR can therefore be obtained by the careful selection of the clock and output 
frequencies. However, in some applications, this may not be possible. In ADC-based 
systems, adding a small amount of random noise to the input tends to randomize the 
quantization errors and reduce this effect. The same thing can be done in a DDS system 
as shown in Figure 8.165 (Reference 16). The pseudo-random digital noise generator 
output is added to the DDS sine amplitude word before being loaded into the DAC. The 
amplitude of the digital noise is set to about ½ LSB. This accomplishes the randomization 
ANALOG-DIGITAL CONVERSION  
8.166 
process at the expense of a slight increase in the overall output noise floor. In most DDS 
applications, however, there is enough flexibility in selecting the various frequency ratios 
so that this type of dithering is not required.  
Figure 8.164: Effect of Ratio of Sampling Clock to Output 
Frequency on SFDR for Ideal 12-bit DAC 
Figure 8.165: Injection of Digital Dither in a DDS System to Randomize 
Quantization Noise and Increase SFDR 
Modern Integrated DDS Systems 
DDS integrated circuits have proliferated in the last several years, and there are a large 
number of devices to choose from. In this section we will highlight some typical DDSs 
which offer a high level of integration and flexibility.  
The AD9834 is a member of Analog Devices' low power family of DDS parts. It operates 
up to 50 MSPS and dissipates only 20 mW. A simplified functional diagram is shown in 
Figure 8.166, and key specifications are highlighted in Figure 8.167.  
f
c
/ f
a
= 32
4096-POINT FFT
f
c
/ f
a
= 4096 / 127
THEORETICAL 12-BIT SNR = 74dB
FFT PROCESS GAIN = 33dB
NOISE FLOOR = –107dBFS
f
c
DAC
M
V
N
=    rms
PSEUDORANDOM
NUMBER
GENERATOR
ADDER
SINE
LOOKUP
TABLE
PHASE
ACCUMU-
LATOR
DELTA
PHASE
REGISTER
q
2
D
ATA 
C
ONVERTER 
A
PPLICATIONS
8.7 D
IRECT 
D
IGITAL 
S
YNTHESIS 
(DDS) 
8.167 
Figure 8.166: AD9834 Low Power (20mW), 50-MSPS DDS Synthesizer 
Figure 8.167: AD9833/AD9834 Key Features 
The 50-MSPS AD9834 contains a 10-bit TxDAC core which yields a narrowband SFDR 
greater than 72 dB. The sin ROM can be bypassed to produce a triangular waveform 
output. The phase accumulator is 28-bits wide, and the output is truncated to 12-bits at 
the sin ROM lookup table address input. An on-chip comparator allows a square wave 
output to be produced for clock generation. The AD9834 is written to via a 3-wire serial 
‹ Sinusoidal/Triangular DAC Output
‹ Programmable phase and frequency
‹ Narrow-Band SFDR >72 dB
‹ 10-Bit DAC,  28-Bit Phase Accumulator
‹ 2.3V to 5.5 V Operation  
Low Power (20-35 mW)
Power-Down Option
‹ Two Frequency Registers and Two Phase Registers
‹ Low Jitter Clock Output
‹ Narrow Band SFDR >72 dB
‹ 40 Mhz SPI Serial Interface
‹ 25 MHz  (AD9833) / 50 MHz (AD9834) Speed
‹ Serial Loading
‹ Extended Temperature Range:  –40°C to +105°C
‹ 10-Lead µSOIC (AD9833) or 20-Lead TSSOP (AD9834)
ANALOG-DIGITAL CONVERSION  
8.168 
interface which can operate at clock rates up to 40 MHz and is compatible with DSP and 
microcontroller standards.  
The AD9834 has a power-down pin that allows external control of the power-down 
mode. Sections of the device that are not being used can be powered down to minimize 
the current consumption.  
Phase and frequency modulation capability is provided. The Frequency registers are 28-
bits wide, and the phase registers are 12-bits wide. Because of the various output options 
available from the part, the AD9834 can be configured to suit a wide variety of 
applications. One of the areas where the AD9834 is suitable is in modulation 
applications. The part can be used to perform simple modulation such as FSK. More 
complex modulation schemes such as GMSK and QPSK can also be implemented using 
the AD9834. In an FSK application, the two frequency registers of the AD9834 are 
loaded with different values. One frequency will represent the space frequency, while the 
other will represent the mark frequency. The digital data stream is fed to the FSELECT 
pin, which will cause the AD9834 to modulate the carrier frequency between the two 
values. The AD9834 has two phase registers; this enables the part to perform PSK. With 
phase shift keying, the carrier frequency is phase shifted, the phase being altered by an 
amount that is related to the bit stream being input to the modulator. The AD9834 is also 
suitable for signal generator applications. With its low current consumption, the part is 
suitable for applications in which it can be used as a local oscillator. 
Figure 8.168 summarizes the current low power DDS offerings from Analog Devices.  
Figure 8.168: AD983x Low Power DDS Synthesizers 
The AD9858 is a direct digital synthesizer (DDS) featuring a 10-bit DAC operating up to 
1 GSPS. The AD9858 uses advanced DDS technology, coupled with an internal high 
speed, high performance DAC to form a digitally programmable, complete high 
frequency synthesizer capable of generating a frequency-agile analog output sinewave at 
5V±5%
2.5V to 
5.5V
2.5V to 
5.5V
2.97V to 
5.5V
2.97V to 
5.5V
5V±5%
Supply Voltage
200mW 
max
24mW
21mW
45mW max
45mW 
max
275mW 
max
Power
Yes
Comparator Output
16-TSSOP
20-TSSOP
10-µSOIC
16-TSSOP
48-TQFP
48-TQFP
Package
4 Phase, 
2 Freq
2 Phase, 
2 Freq
2 Phase, 
2 Freq
4 Phase, 
2 Freq
4 Phase, 
2 Freq
4 Phase, 
2 Freq
Freq/Phase Registers
Serial
Serial
Serial
Serial
Par
Par
Interface
10-bit
10-bit
10-bit
10-bit
10-bit
10-bit
DAC Resolution
50 MHz
50 MHz
25 MHz
25 MHz
25 MHz
50 MHz
Master Clock
AD9835
AD9834
AD9833
AD9832
AD9831
AD9830
Parameter
5V±5%
2.5V to 
5.5V
2.5V to 
5.5V
2.97V to 
5.5V
2.97V to 
5.5V
5V±5%
Supply Voltage
200mW 
max
24mW
21mW
45mW max
45mW 
max
275mW 
max
Power
Yes
Comparator Output
16-TSSOP
20-TSSOP
10-µSOIC
16-TSSOP
48-TQFP
48-TQFP
Package
4 Phase, 
2 Freq
2 Phase, 
2 Freq
2 Phase, 
2 Freq
4 Phase, 
2 Freq
4 Phase, 
2 Freq
4 Phase, 
2 Freq
Freq/Phase Registers
Serial
Serial
Serial
Serial
Par
Par
Interface
10-bit
10-bit
10-bit
10-bit
10-bit
10-bit
DAC Resolution
50 MHz
50 MHz
25 MHz
25 MHz
25 MHz
50 MHz
Master Clock
AD9835
AD9834
AD9833
AD9832
AD9831
AD9830
Parameter
Documents you may be interested
Documents you may be interested