c# document to pdf : Add links in pdf application SDK cloud windows wpf html class Thesis-hongtu3-part59

2.3. MEMORY TECHNOLOGY
19
for the completion of the previous ones. Besides, the effort of memory
controller design is made easier to some extent, since timing parameters
are measured in clock cycles instead of physical timing data.
• SDRAM supports burst memory access to an entire row of data. Syn-
chronous to the bus clock, the data can be read out sequentially without
stalling. No column access signals are needed for burst read, the length
of the burst accessed in set by a mode register, which is a new feature
in SDRAMs. Burst data access will increase memory bandwidth sub-
stantially if the data needed by the processor are stored successively in a
row.
• SDRAM utilize bank interleaving to minimize extra time introduced by
e.g. precharge, refresh. The memory space of a SDRAM is divided into
several banks (usually two or four). When one of the bank is being
accessed, other banks remains ready to be accessed. When there is a
request to access another bank, this will take place immediately without
having to wait for the current bank to complete. A continuous data flow
can be obtained in such cases.
2.3.1.1 Double Data Rate Synchronous DRAM
To further improve the bandwidth of a SDRAM, Double Data Rate SDRAM
(DDR) is developed with doubled memory bandwidth. By using 2n pre-fetching
techniques, two bits are picked up from the memory array simultaneously to
the I/O buffer in two separate pipelines, where they are to be sent on to the bus
sequentially on both rising and falling edges of the clock. However, the usage is
limited to the situation where the need of multiple accesses is on the same row.
In addition to double data rate, the bus signaling technology is changed to a
2.5v Stub Series Terminated Logic
2(SSTL
2) standard [19], which consumes
less power. Data strobes signals are also introduced for better synchronization
of data signals to memory controllers.
2.3.2 DDR Controller Design on Xilinx VirtexII pro FPGA
With high data bandwidth and complicated timing parameters of a DDR
SDRAM, the design of a DDR interface can be challenging. DDR SDRAM
works synchronously on a clock frequency at 100 MHz or above. Clock sig-
nals together with data and command signals are transferred between memory
and processor chips through PCB signal traces. To make sure all data and
command signals to be valid in the right timing in respective to the clock is a
nontrivial task. Many factors contributes to the total signal uncertainties, e.g.
Add links in pdf - insert, remove PDF links in C#.net, ASP.NET, MVC, Ajax, WinForms, WPF
Free C# example code is offered for users to edit PDF document hyperlink (url), like inserting and deleting
add hyperlink to pdf in; accessible links in pdf
Add links in pdf - VB.NET PDF url edit library: insert, remove PDF links in vb.net, ASP.NET, MVC, Ajax, WinForms, WPF
Help to Insert a Hyperlink to Specified PDF Document Page
add page number to pdf hyperlink; clickable pdf links
20
CHAPTER 2. HARDWARE IMPLEMENTATION TECHNOLOGIES
DCM
DCM
Internal
External
CLKIN
CLKIN
CLKFB
CLKFB
BUFG
BUFG
BUFG
BUFG
BUFG
ExternalFeedbackPCBTrace
IBUF
IBUFG
OBUF
OBUF
IOBUFT
R/W
SSTL2
II
SSTL2
II
SSTL2
II
SSTL2
II
SSTL2
II
CLK0
CLK0
CLK180
CLK90
CLK270
D0
D0
D1
D1
C0
C0
C1
C1
D
D
Q
Q
0
0
1
1
RiseData
FallData
FDDR
FDDR
CLK
DQ
CLK
DDR
SDRAM
FPGA
Figure 2.9:
Two DCMs are used to synchronize operations on an off-chip
DDR SDRAM and on-chip memory controller. DCM external sends off-
chip clocks for DDR SDRAM, while DCM internal are used for sending
data off-chip or capturing data from an DDR SDRAM.
C# PDF Convert to HTML SDK: Convert PDF to html files in C#.net
HTML converter toolkit SDK, preserves all the original anchors, links, bookmarks and to Use C#.NET Demo Code to Convert PDF Document to Add necessary references
add url pdf; pdf hyperlink
.NET PDF Document Viewing, Annotation, Conversion & Processing
PDF Write. Insert text, text box into PDF. Edit, delete text from PDF. Insert images into PDF. Edit, remove images from PDF. Add, edit, delete links. Form Process
add hyperlink pdf document; adding a link to a pdf in preview
2.3. MEMORY TECHNOLOGY
21
PCB layout skew, package skew, clock phase offset, clock tree skew and clock
duty cycle distortion.
In the following, the timing closure of a DDR controller design for the im-
plementation of the video surveillance unit is described. The memory interface
is implemented on a Xilinx Virtex II pro VP30 platform FPGA platform with
aworking frequency of 100 Mhz.
According to the standard, the data are transferred between a DDR and a
processor (FPGA in our implementation) with a bidirectional data strobe signal
(DQS). The signal is issued by the memory controller during write operation
and it is center aligned with the data. During a read operation, the DDR send
the signal together with the data with edge alignment in respect to each other.
To synchronize the operations between an FPGA and a DDR SDRAM, two
Digital Clock Managers (DCM) are used, which is shown in figure 2.9.
DCM is a special device in many Xilinx FPGA platforms that provide
many functionalities related to the clock management, e.g. delayed locked loop
(DLL), digital frequency synthesizer and digital phase shifter. By using the
clock signal feedback from the dedicated clock tree, the clock signal referenced
internally by each flip-flop inside an FPGA are in phase with the source of
the clock from off-chip. From figure 2.9, the DCM External generates the
clock signals (clk0 and clk180) that go off-chip to the DDR SDRAM through
double data rate flip-flops (FDDR). FDDR updates its outputs on the rising
edges of both input clock signals. Thus the clock signals to a DDR can be
driven by an FDDR instead of an internal clock signal directly. The DCM
Internal generates the clock signals that are used internally by all flip-flops in
the memory controller. To be able to align the two clock signals, they are
both aligned to the original clock source (the signal driven by IBUFG). The
alignment of the DCM External are implemented using a off-chip PCB trace
signals that is designed to have the same length as the clock signal trace from
the FPGA to the DDR SDRAM. Thus the clock signal arrives at the DDR
SDRAM is assumed to be in phase with the external feedback signal that
arrives at the DCM External. As the internal clock signals referenced by all
flip-flops in the memory controller are also aligned to the original clock signal
driven by IBUFG through an internal feedback loop, the clock signal in memory
controller is aligned to the clock signal that arrives at the DDR SDRAM clock
pin. During read operation, data are transferred from an off-chip DDR on both
edges of the clock, in a edge alignment manner. To register the data in the
memory controller, a 90
and 270
phase shifted clock signals are used to align
with the read being data in the center. This is shown in figure 2.9.
In practice, the internal and external clock signals are not entirely in phase
with each other due to skews from many sources. From Xilinx datasheet [20–
22], the worst case skews on an Xilinx Virtex II pro devices can result in
leading and trailing uncertainties of 880 ps and 540 ps respectively in a read
VB.NET PDF Convert to HTML SDK: Convert PDF to html files in vb.
Turn PDF images to HTML images in VB.NET. Embed PDF hyperlinks to HTML links in VB.NET. Convert PDF to HTML in VB.NET Demo Code. Add necessary references:
convert excel to pdf with hyperlinks; add hyperlink to pdf in
C# PDF Convert to Word SDK: Convert PDF to Word library in C#.net
the original text style (including font, size, color, links and boldness). C#.NET DLLs and Demo Code: Convert PDF to Word Document in C# Add necessary references
add hyperlink to pdf; add a link to a pdf file
22
CHAPTER 2. HARDWARE IMPLEMENTATION TECHNOLOGIES
Leading Edge
Trailing edge
Uncertainty
Uncertainty
Delayed CLK90
Read Data
Data Valid Window
880 ps
540 ps
830 ps
Leading Edge Margin
Trailing Edge Margin
Figure 2.10:
DDR read capture data valid window.
data window, which is shown in figure 2.10.
The internal DCM is phase shifted by 1 ns to take the advantage of varied
leading and trailing uncertainties, thus the margin of the valid data window is
improved, see figure 2.10.
On the other hand, the timing problem with data write operation is minor
since clock signals and data signals generated within FPGA propagate through
similar logics and trace delays.
2.4 Power Consumption in Digital CMOS technology
Minimization of power consumption has been one of the major concerns in the
design of embedded systems due to one of the following two distinctive reasons:
• The increasing system complexity of portable devices leads to more power
consumption by more integrated functionality and sophistication, e.g. the
multimedia applications on mobile phones such as digital video broadcast-
ing (DVB) and digital camera, higher data rate wireless communication
with emerging technologies such as WiMax/802.16. This shortens battery
life significantly.
• Reliability and cost issues regarding heat dissipation in the manufacturing
of non-portable high end applications. High power consumption requires
How to C#: Basic SDK Concept of XDoc.PDF for .NET
You may add PDF document protection functionality into your C# program. to edit hyperlink of PDF document, including editing PDF url links and quick
pdf link to specific page; add links to pdf acrobat
C# Create PDF Library SDK to convert PDF from other file formats
PDF with a blank page, bookmarks, links, signatures, etc. PDF document in C#.NET using this PDF document creating toolkit, if you need to add some text
pdf email link; add link to pdf
2.4. POWER CONSUMPTION IN DIGITAL CMOS TECHNOLOGY
23
expensive packaging and cooling techniques given that insufficient cooling
leads to high operating temperatures, which tend to exacerbate several
silicon failure mechanisms.
This is especially true for battery-driven system design. With only 30% battery
capacity increase in the last 30 years and 30 to 40% over the next 5 years by
using new battery technologies [23], e.g.the rechargeable lithium or polymers,
the computational power of digital integrated circuits has increased by several
orders of magnitude. To bridge the gap, new approaches must be developed to
handle power consumption in mobile applications.
2.4.1 Sources of power dissipation
Three major sources contribute to the total power dissipation of digital CMOS
circuits, which can be formulated as:
P
tot
=P
dyn
+P
dp
+P
stat
,
(2.1)
where P
dyn
is the dynamic dissipation due to charging and discharging load ca-
pacitances, P
dp
is the power consumption caused by direct path between V
DD
and GND with finite slope of the input signal, and P
stat
is the static power
caused by leakage current. Traditionally, the power consumption by capacitive
load has always been the dominant factor. This will not be the case in the
design with deep sub-micron technologies, since leakage current increases ex-
ponentially with threshold scaling in each new technology generation [24]. For
130 nm technology, leakage can account for 10% to 30% of the total power when
active, and dominant when standby [25]. With 90 nm and 65 nm technology,
the leakage can reach more than 50%. Power dissipation due to direct path,
on the other hand, is usually of minor importance, and can be minimized by
certain techniques e.g. supply voltage scaling [26]. With the focus of the the-
sis being on architecture exploration, power consumption regarding switching
power is briefly discussed in the following.
2.4.1.1 Switching Power Reduction Schemes
Power consumption due to signal switching activity can be calculated as [16]:
P
switch
=P
0→1
C
L
V
2
DD
f,
(2.2)
where P
0→1
is the probability that a output transition of 0 → 1 occurs, C
L
is
the load capacitance of the driving cell, V
DD
is the supply voltage, and f is the
working clock frequency. From the equation, power minimization strategy can
be carried out by constraining any of the factors, which is especially effective
for power supply reduction since the power dissipation decreases quadratically
VB.NET PDF: Basic SDK Concept of XDoc.PDF
You may add PDF document protection functionality into your VB.NET program. to edit hyperlink of PDF document, including editing PDF url links and quick
convert a word document to pdf with hyperlinks; add hyperlink to pdf in preview
C# Image: Tutorial for Document Management Using C#.NET Imaging
more detailed C# tutorials on each part by following the links respectively are dedicated to provide powerful & profession imaging controls, PDF document, image
add link to pdf file; add hyperlink to pdf acrobat
24
CHAPTER 2. HARDWARE IMPLEMENTATION TECHNOLOGIES
Table 2.4:
Power Savings in Different Level of Design Abstraction.
Technique
Savings
Architectural/Logic Changes
45%
Clock Gating
8%
Low power Synthesis
15%
Voltage Reduction
32%
Table 2.5:
Core power consumption contribution from different parts of a logic
core [36].
Component
Percentage
PLLs/Macros
7.21%
Clocks
52.13%
Standard Cells
6.72%
Interconnect
5.97%
RAMs (including leakage)
16.94%
Logic Leakage
11.04%
with V
DD
. Power minimization techniques can be applied in all level of design
abstractions, ranging from software down to chip layout. In [27–34], compre-
hensive overviews of various power reduction techniques are given. Suggestions
are made to minimize power consumption in all level of a circuit design. In [35],
asurvey is made to give an overview of amount of power savings that can be
generally achieved at different design level. Their experimental results are given
in Table 2.4. From the table, it is shown that the most efficient way of lower-
ing power consumption is to work on either high architecture level or the low
transistor level. In [36], the contributions to the total power consumption from
different blocks of a design are given, which is shown in table2.5. From the
table, it can be seen that clock net and memory access contribute over 50% of
the total power consumption in the logic core. In the following section, example
power reduction schemes are discussed, which only covers power consumption
minimization in high level architecture design.
2.4.2 Pipelining and Parallel Architectures
Power consumption can be reduced by using pipelining or parallel architectures.
According to [37], the first order estimation of the delay of a logic path can be
2.4. POWER CONSUMPTION IN DIGITAL CMOS TECHNOLOGY
25
calculated as
t
d
V
DD
(V
DD
−V
t
)α
.
(2.3)
With a pipelining architecture, the calculation paths of a design is inserted with
pipeline registers. This effectively reduces the t
d
in the critical path. Thus
V
DD
can be lowered in the equation while the same clock frequency can be
maintained. As stated above, power consumption can be reduced by lowering
V
DD
since it has quadratic effects on power dissipation. The same principle
applies to parallel architecture. With hardware duplicated several times, the
throughput of a design increases proportionally. Alternatively, a design can
achieve for lower power consumption by slowing down the clock frequency of
each duplicates. The same throughput is maintained, while the supply voltage
can be reduced.
Bibliography
[1] C. Stauffer and W. Grimson, “Adaptive background mixture models for
real-time tracking,” in Proc. IEEE Conference on Computer Vision and
Pattern Recognition, 1999.
[2] L. Adams. (2002,
November) Choosing
the right architec-
ture for real-time signal processing designs. [Online]. Available:
http://focus.ti.com/lit/an/spra879/spra879.pdf
[3] P. Eles, Z. Peng, K. Kuchcinski, and A. Doboli, “System level hard-
ware/software partitioning based on simulated annealing and tabu search,”
Springer Design Automation for Embedded Systems, vol. 2, pp. 5–32, Jan-
uary 1997.
[4] T. Wiangtong, P. Y. Cheung, and W. Luk, “Tabu search with intensifica-
tion strategy for functional partitioning in hardware-software codesign,”
in Proc. of the 10 th Annual IEEE Symposium on Field-Programmable
Custom Computing Machines (FCCM 02), California, USA, April 2002,
pp. 297– 298.
[5] J. Gallagher. (2006, January) ASIC
prototyping using off-the-
shelf FPGA
boards:
How
to save months of verification
time and tens of thousands of dollars. [Online]. Available:
http://www.synplicity.com/literature/whitepapers/pdf/proto
wp06.pdf
[6] D. Litwiller. (2001, January) CCD vs. CMOS: Facts and fic-
tion. [Online]. Available:
http://www.dalsa.com/shared/content/
Photonics
Spectra
CCDvsCMOS
Litwiller.pdf
27
28
BIBLIOGRAPHY
[7] ——. (2005, August) CMOS vs. CCD: Maturing technologies, maturing
markets. [Online]. Available: http://www.dalsa.com/shared/content/
pdfs/CCD
vs
CMOS
Litwiller
2005.pdf
[8] A. E. Gamal and H. Eltoukhy, “CMOS image sensors,” IEEE Circuits and
Device Magzine, vol. 21, pp. 6–20, May-June 2005.
[9] D.
Scansen.
CMOS
challenges
CCD
for
image-sensing
lead.
[Online].
Available:
http://www.eetindia.com/articles/
2005oct/b/2005oct17
stech
opt
ta.pdf
[10] J. L. Hennessy and D. A. Patterson, Computer Architecture: A Quantita-
tive Approach, Third Edition. Morgan Kaufmann, 2002.
[11] N. R. Mahapatra and B. Venkatrao, “The processor-memory bot-
tleneck: Problems and solutions,” Tech. Rep. [Online]. Available:
http://www.acm.org/crossroads/xrds5-3/pmgap.html
[12] W. A. Wulf and S. A. McKee, “Hitting the memory wall: Implications
of the obvious,” Computer Architecture News, vol. 23, pp. 20–24, March
1995.
[13] “The berkeley intelligent RAM (IRAM) project,” Tech. Rep. [Online].
Available: http://iram.cs.berkeley.edu/
[14] C. C. Liu, I. Ganusov, M. Burtscher, and S. Tiwari, “Bridging the proces-
sor memory performance gap with 3D IC technology,” IEEE Design and
Test of Computers, vol. 22, pp. 556– 564, November 2005.
[15] “puma
2
, proactively uniform memory access architecture,” Tech. Rep.
[Online]. Available: http://www.ece.cmu.edu/ puma2/
[16] J. M. Rabaey, A. Chandrakasan, and B. Nikoli´c, Digital Integrated Cir-
cuits: A Design Perspective, Second Edition. Prentice Hall, 2003.
[17] T.-G. Hwang, “Semiconductor memories for it era,” in Proc. of IEEE
International Solid-State Circuits Conference (ISSCC), California, USA,
February 2002, pp. 24–27.
[18] (2005)
Memory
technology
evolution.
[On-
line].
Available:
http://h20000.www2.hp.com/bc/docs/
support/SupportManual/c00266863/c00266863.pdf
[19] [Online]. Available: http://download.micron.com/pdf/misc/sstl
2spec.pdf
Documents you may be interested
Documents you may be interested